본 논문에서는 2.4GHz(ISM) 대역의 블루투스 시스템에 사용되는 역-F형 내부 안테나의 설계 파라미터 값에 따른 안테나 특성을 분석하였다. PCB 기판에 인쇄된 형태로 설계하여 안테나의 길이, 단락 스터브의 두께, 피드선과 단락 스터브 사이의 간격, 안테나와 접지면 사이의 간격, 안테나의 두께 및 기판의 두께와 기판의 유전율에 따른 특성 변화를 연구하였다. 설계 값에 따른 특성 변화로부터 설계 파라미터값을 튜닝하여 최적의 안테나를 설계하는 방법을 보였다. 설계된 안테나는 VSWR이 1.5이하인 주파수 대역폭이 6.3%(150MHz)였으며, 이득은 3dBi 정도를 얻었다.
본 논문에서는 $\{lambda}$g/4 단락형 및 ${\lambda}$g/2 개방형 스터브를 이용한 협대역 대역통과 여파기를 제안한다. 스터브 대역 통과 여파기를 협대역으로 구현하기 위해, 스터브의 임피던스 값 변화 없이 스터브 위치를 변화시켜, 그에 따른 Qe (External quality factor) 값을 이용하여 협대역 대역통과 여파기를 구현한다. 또한, 협대역 대역통과 여파기의 전승선로 부분에 T-형태의 대역저지 여파기를 집적시켜, 여파기에서 발생하는 고조파들을 억제한다. 제안된 여파기의 중심 주파수는 5.8 GHz, 대역폭은 10 % 이며, ${\lambda}$g/4 단락형에서의 삽입손실은 2.1 dB, 반사손실은 18 dB이고, ${\lambda}$g/2 개방형에서의 삽입손실은 1.2 dB, 반사손실은 21.9 dB의 측정결과들을 얻는다.
본 논문에서는 중심주파수 30 GHz에서 3 dB 대역폭(fractional bandwidth)이 50 % 이상인 마이크로스트립 대역통과필터(BPF)를 구현하였다. 구현된 BPF는 10 Gb/s 무선전송 THz 송수신기를 위한 IF 대역에서의 ASK(Amplitude Shift Keying) 방식 송수신용 필터로서 이용하고자 한다. 초광대역 특성을 갖는 마이크로스트립 BPF는 스텝 임피던스 저역통과필터(LPF)와 합성된 ${\lambda}_g/4$ 단락 스터브로 구성되며, LPF는 BPF의 상위 저지대역을 감쇠시키기 위해 사용되었고, ${\lambda}_g/4$ 단락 스터브는 하위 저지대역을 감쇠시키기 위해 사용되었다. 합성 BPF의 측정 결과, 중심주파수 30 GHz에서 삽입손실은 0.65 dB, 10 GHz와 50 GHz에서 저지 특성은 각각 -10 dB와 -16 dB이며, 20~40 GHz 통과대역에서 평탄도는 ${\pm}0.5$ dB로 측정되었다.
본 논문에서는 저비용 제작이 가능한 직렬 공진형 한류기를 스마트 그리드 배전 계통에 적용하기 위한 방법을 연구하였다. 먼저, 한류기의 직렬 공진 회로에 주입되는 단락 전류의 고조파 성분들이 과도 응답의 피크 값에 미치는 영향에 대해서 분석하였으며, 퍼센트 임피던스 기반 고장 전류 계산법을 적용하여 정상 상태 응답을 결정하는 방법을 연구하였다. 다음, 시험 배전 선로에 적용하여 채택된 방법의 유효성을 검증하였다. 설계된 한류기를 적용한 시험 배전계통을 EMTP_RV를 이용하여 모델링하였으며 3상 단락 고장 시나리오를 모의하였다. 고장 모의 결과에서 한류기 적용 후 고장 전류의 정상 상태 응답이 설계 목표 값을 정확하게 추종하는 것을 확인하였다. 또한 한류기 적용 전과 후의 고장전류 파형 비교에서 고장 전류가 크게 억제되는 것을 확인함으로써 배전 계통에 대한 직렬 공진형 한류기 적용 효과를 확인할 수 있었다.
본 논문은 안테나 구조체의 물리적 변화없이 안테나의 단락점에 연결되어있는 인덕터 값에 따라 급전점과 단락점 사이의 결합계수 뿐 아니라 안테나의 공진 주파수를 조절할 수 있는 이동통신용 안테나를 구현하였다. 설계된 안테나는 3중 대역 이상의 주파수 조절이 가능하고 동작 주파수 대역은 GSM(880~960MHz), GPS(1575MHz), DCS(1710~1800MHz), US-PCS(1850~1990MHz), WCDMA(1920~2170MHz) 대역을 포함한다. 제작된 안테나는 반파장 로디드 라인 안테나와 PIFA 구조를 결합한 형태이고 두 개의 단란점과 하나의 급전점을 공유한다. 두 개의 단락점 각각에 인덕터를 추가하여 하나의 인덕터는 급전점과 단락점 사이의 결합계수를 조절하고 다른 하나의 인덕터는 높은 주파수 대역의 공진 주파수를 조절한다. 안테나의 입력 임피던스 조절을 위한 인덕턴스의 범위는 0nH ~ 6.8nH 이고 이득의 변화는 GSM 대역에서는 0.15dBi, GPS 대역에서는 0.73dBi, WCDMA 대역에서는 0.29dBi 이내이다. 또한 공진 주파수 조절을 위한 인덕턴스의 범위는 0nH ~ 4.7nH의 범위에서 1640~2500 MHz (VSWR 3:1 기준)이고 이득의 변화는 GSM 대역에서는 0.46dBi, GPS 대역에서는 0.53dBi, DCS/US-PCS/WCDMA 대역에서는 0.59dBi 이내이다.
대규모 DC 전력 시스템에서는 회로차단기(circuit break)와 계전기(relay)로 대표되는 기존의 전자기적 회로차단기가 현재 산업 전 분야에 널리 사용 되고 있으나, 최근에는 고 신뢰성, 원격제어능력, 과부하와 단락전류 보호, 적은 열손실(dissipation) 등의 장점을 가지고 있는 원격전력제어기(Remote Solid State Power controller)를 MOSFET 반도체 스위칭 소자를 이용하여 개발하고 있는 추세이며 고품질을 요구하는 시스템에서는 필수적인 부품이 되어가고 있다. 본 논문에서는 회로차단기와 계전기의 기능을 통합한 원격전력제어장치의 $I^2T$ 커브에 대한 이론 분석과 전체 회로 동작에 대한 시뮬레이션 분석을 수행한다.
본 논문에서는 무한히 넓은 도체판에 폭이 좁은 슬롯이 있을 때 슬롯을 통하여 침투하는 침투전자파의 크기를 계산하고 침투 전자파의 저감방법을 검토하고 있다. 이론해석으로서는 슬롯 개구면의 전계분포에 관한 적분방정식을 유도하고 구분정현함수를 사용한 Galerkin 의 모멘트법으로 침투전자파의 크기를 계산하고 있다. 슬롯에 평면파가 입사할 때 침투 전자파를 저감시키기 위한 단락도체에 의해 개구면 전계분포가 제어되고 침투전자파의 크기가 감소된다는 것을 확인하고 있다.
In this paper, we deal with the development of an optimal design program for a dual-band of 0.92 GHz and 2.45 GHz with shorting pin and slot by using evolution strategy. the optimal shorting pin, coaxial feed and H-shaped patch are determined by using an optimal design program based on the evolution strategy. To achieve this, an interface program between a commercial EM analysis tool and the optimal design program is constructed for implementing the evolution strategy technique that seeks a global optimum of the objective function through the iterative design process consisting of variation and reproduction. The resonance frequencies of the dual-band antenna yielded by the optimal design program are 0.92 GHz and 2.45 GHz that show a good agreement to the design target values.
본 논문에서는 소형 광대역 동전형 안테나를 설계한다. 안테나는 동축선로로 급전되고, 두개의 다른 주파수에서 공진하는 두개의 원통형 슬롯을 가진 두개의 스택 원형 패치로 구성된다. 마이크로스트립 패치 안테나의 대역폭을 증가시키기 위해서, 스택 타입을 사용한다. 또한, 마이크로스트립 패치 안테나의 크기를 줄이고 이중 공진을 얻기 위해서, 두개의 단락벽을 사용한다. 실험결과 안테나 대역폭은 5.8㎓를 중심으로 약 26%이고 HFSS 7.0의 계산치와 거의 일치한다.
IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.
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[게시일 2004년 10월 1일]
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