• 전자공학회논문지D
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• 제36D2호
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• pp.41-47
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• 1999

본 논문에서는 플라즈마 건식 식각 공정을 모의 실험하기 위하여 셀 제거 방법을 적용하여 개발한 시뮬레이터의 성능을 보고한다. 마스크의 기하학적 형상에 의한 그림자 효과(shadow effect)를 고려하기 위한 알고리즘과, 오차의 누적을 막기 위한 알고리즘을 새로이 적용하였다. 입사하는 이온의 분포를 계산하기 위해서 해석적 모델과 몬테 카를로 방법을 모두 적용하였다. 또한 사용자가 유닉스(UNIX) 환경에서 공정 조건을 편리하게 입력할 수 있도록 그래픽 사용자 환경(graphic user interface, GUI)을 개발하였다. 개발된 3D-SURFILER(SURface proFILER)의 성능을 검증하기 위한 콘택 홀(contact hol) 구조의 시뮬레이션에서 셀의 수를 36,000($30{\times}40{\times}30$)으로 설정하여 시뮬레이션하였을 때 SUN ULTRA 1 시스템에서 약 10Mbyte의 메모리가 사용되었으며, 시뮬레이션 시간을 20분이었다. 종횡비(aspect ratio)가 1.57인 콘택 홀 구조에서 반응성 이온 식각(reactive ion etching, RIE)을 시뮬레이션하였으며, 이온의 증속 식각의 정도를 나타내는 손상 계수의 변화와 압력이 600mTorr일 때의 이온의 입사 분포에 의한 토포그래픽(topography) 진화를 시뮬레이션하였다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.1-10
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• 2008

본 논문에서는 새로운 스위칭 방식인 LFS (Local Field Switching)을 이용하여 설계한 128비트 MRAM (Magnetoresistive Random Access Memo교)에 대해 기술하였다. LFS 방식은 MTJ (Magnetic Tunnel Junction)를 직접 통과해 흐르는 전류에 의해 형성되는 국소 자기장을 이용하여 MTJ의 극성을 변환시킨다. 이 방식은 MTJ와 전류의 거리가 가깝기 때문에 작은 전류로도 충분히 큰 자기장을 형성하므로 writing current가 적어도 된다. 또한 Digit Line이 없어도 되므로 half select disturbance가 발생하지 않아 기존 MTJ를 이용한 방식에 비해 셀 선택도가 우수하다. 설계한 MRAM은 IT(트랜지스터)-1MTJ의 메모리 셀 구조를 가지며 양방향 write driver와 mid-point reference cell block, current mode sense amplifier를 사용한다. 그리고 MTJ 공정 없이 회로 동작을 확인하기 위해 LFS-MTJ cell을 CMOS emulation cell로 대체하였다. 설계한 회로를 6 metal을 사용하는 $0.18{\mu}m$ CMOS 공정으로 구현하였고 제작된 chip을 custom board 상에서 테스트하여 동작을 확인하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1999년도 춘계학술대회 발표논문집
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• pp.97-105
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• 1999

소프트웨어 프로젝트 관리과정의 활동에서 프로젝트 관리자의 중요한 임무는 소프트웨어의 크기와 인적 노력 등을 추정하는 것이다. 최근 소프트웨어 개발에 주로 사용되는 제 4세대 언어(4GL)와 데이터베이스 환경에서 개발되는 응용시스템에 대한 크기를 예측하는 모델은 불행하게도 연구가 미비한 실정이다. 본 논문에서는 4GL로 개발되는 프로젝트 개발 초기 단계에서 수집한 메트릭스를 이용하여 소프트웨어 크기를 예측하는 추정 모델을 제안 한다. 제안된 방법은 상대오차(MRE)를 최소화시키는 방법으로 개발 초기과정에서 얻어지는 측도들의 이상치에 덜 민감한 특성을 가지고 있다. 본 논문에서 제안된 모델에 대하여 적합도와 예측력의 성능을 테스트하기 위하여 데이터 셀을 I과 II 2개로 나누어 실험하였다. 실험결과, 추정된 모델의 적합도와 예측력은 데이터 셀 I과 II 모두에서 제안된 MRE 추정방법이 전통적인 방법 LS, RLS보다 우수하게 나타났다.

• Korean Chemical Engineering Research
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• 제52권1호
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• pp.52-57
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• 2014

본 연구에서는 낮은 사이클 안정성을 갖는 MCMB의 단점을 향상시키기 위하여 높은 사이클 안정성과 부피팽창이 없는 장점을 갖는 물질인 $Li_4Ti_5O_{12}$를 코팅하여 core-shell 구조의 $MCMB/Li_4Ti_5O_{12}$를 합성하고 $MCMB/Li_4Ti_5O_{12}$를 음극으로, $LiMn_2O_4$, Active carbon fiber를 양극으로 사용하여 단위 셀을 제조하였다. $LiPF_6$ 염과 EC/DMC/EMC 용매를 전해질로 사용하여 제조한 하이브리드 커패시터 단위 셀로 충방전, 사이클, 순환전압전류, 임피던스 테스트를 진행하여 전기화학적 특성을 평가한 결과, MCMB-$Li_4Ti_5O_{12}/LiMn_2O_4$ 전극을 사용한 하이브리드 커패시터가 MCMB 전극의 하이브리드 커패시터 보다 좋은 충/방전 성능을 보였고, 67 Wh/kg, 781 W/kg의 에너지밀도와 출력밀도를 나타내었다.

• 한국전산구조공학회논문집
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• 제33권5호
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• pp.331-338
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• 2020

본 논문에서는 열린 셀 구조의 3차원 마이크로 엮임 재료에 대해서 다양한 전산 시뮬레이션을 수행하고 재료의 특성을 수치적으로 분석하였다. 엮임 재료에 대한 수치 해석의 정확도를 높이기 위해서 각 축 방향별 와이어 사이의 간격을 6개의 변수로 매개화 하였으며, 기존의 정육면체 대신에 사면체의 요소로 바꾸어 엮임 재료의 기하학적 형상을 더 사실적으로 구현하였다. 개선된 수치모델에 대해서 상용 프로그램을 이용해 기계적, 열역학적, 유체역학적 해석을 수행하였으며, 그 정확도를 검증하기 위해서 기존의 실험 결과와 비교하였다. 또한 x 및 y 방향으로 와이어 간격을 변화시켜 가며, 3차원 엮임 재료의 여러 물성치에 대한 파라메트릭 테스트를 수행하였으며, 물성치의 변화 경향 및 민감도를 살펴보았다. 이를 통해서 3차원 엮임 재료의 물성치 사이의 상관관계를 애슈비 차트와 함께 살펴보았으며, 기존의 벌크 형태의 금속 재료와는 다른 재료 특성들로 인해 그 활용도가 높을 것으로 기대한다.

• 한국추진공학회:학술대회논문집
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• 한국추진공학회 2017년도 제48회 춘계학술대회논문집
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• pp.560-562
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• 2017

본 논문에서는 최근 택배 유인드론의 개발 등 높은 유상하중을 요구하는 임무를 수행하기 위해 드론에 적용되고 있는 동축반전 프로펠러의 제자리 비행성능을 확인하기 위한 시험 장치 개발과 시험 결과를 제시하였다. 프로펠러 직경 대비 상/하 프로펠러 간격에 따른 각 추력과 토크의 변화를 측정하여 성능을 비교하였다. 프로펠러가 회전할 때 발생하는 추력, 토크를 측정하기 위해 로드셀과 토크셀을 이용하였고 회전수를 측정하기 위해서 광센서를 이용하였다. 각 센서의 신호획득을 위해 자료획득시스템(Data Acquisition System)을 이용하고 신호 저장, 모니터링과 BLDC 모터를 제어할 수 있도록 LabVIEW소프트웨어를 활용하였다. 시험은 각 프로펠러가 동일 회전수에서 간격 변화에 따른 성능지수(Figure of Merit)를 측정하였다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 춘계학술대회 초록집
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• pp.60.1-60.1
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• 2010

공동주택에서 태양광발전(PV)을 통한 세대 전기에너지 이용은 모듈 설치 면적의 제약으로 인해 전 세대를 대상으로 활용하기에 현실적으로 어려움이 있다. 특히 남향이나 남동, 남서향으로 위치한 거실 창호를 활용하는 경우에도 결정질 실리콘(crystalline silicon) 태양전지 셀로 인한 실내 음영문제 등으로 건물통합형 태양광발전(BIPV) 시스템의 가시성을 확보하는데 한계가 있다. 따라서 이런 문제점을 극복하고자 투광형 비정질실리콘(amorphous silicon) 태양전지를 이용한 발코니창호/커튼월 BIPV 시스템을 구축하고, 테스트베드를 통한 적용성 평가 검증을 수행하였다. 테스트베드는 KCC 중앙연구소 1층 외부 측창에 결정질 BIPV 모듈(A2PEAK 사(社), 최대 출력 210 Wp, W 2,000 mm ${\times}$ H 1,066 mm)과 10% 및 30% 투광형 비정질 BIPV 모듈(Sharp 사(社) See Through type, 최대 출력 135 Wp/123 Wp, W 1,930 mm ${\times}$ H 1,180 mm)을 각각 설치(남서 $30^{\circ}$, 수직 $90^{\circ}$)하여, 2009년 5월에서 8월 사이 4개월에 걸친 모니터링을 통해 실제 발전량 데이터를 확보, 시스템에 대한 분석을 진행하였다. 분석 결과, 설치용량당 일평균 발전량은 결정질형이 1.46 kWh/kWp, 10% 투광형은 1.10 kWh/kWp, 30% 투광형은 0.73 kWh/kWp을 나타내었다. 10% 투광형과 30% 투광형의 모듈 성능 차이는 크지 않으나 발전량에 있어서는 큰 차이를 보였고, 10% 투광형의 설치용량당 일평균 발전량은 경정질형의 75.2% 수준으로 투광형 비정질실리콘 BIPV 시스템의 창호 적용 가능성을 확인하였다. 특히 세대 거실 창호를 통한 가시성 확보는 기존 결정질 BIPV 창호의 단점을 개선하였다. 건자재 일체화로 구축된 가시성확보 BIPV시스템 창호는 단위 세대별 적용이 쉽고, 공동주택에서 PV 시스템의 설치면적을 극대화시키므로 향후 Zero Energy 공동주택 구축에도 활용성이 클 것으로 기대된다.

• Composites Research
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• 제28권5호
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• pp.285-290
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• 2015

구조전지에서 멀티스케일로 일어나는 다중물리현상은 기계적 물성을 테스트하는 것을 어렵게 한다. 본 연구에서는 구조전지 셀에 적합한 기계적 물성 테스트 방법을 이용하여 탄소섬유직물의 전해질 코팅이 기계적 성능에 미치는 효과를 알아보았다. 이를 위해 ASTM의 표준 시편 규격을 참고하여 2가지 종류의 시편을 제작하였다. 기계적 물성 실험은 탄소섬유직물에 전해질을 도포하여 전해질 코팅을 수행하고 이를 다시 에폭시에 경화를 시켜 시편을 만들고 만능 인장시험기를 이용하여 인장실험을 진행하였다. 실험결과, 탄소섬유직물에 전해질의 코팅이 기계적물성에는 큰 영향을 주지 않음을 확인할 수 있었다. 또한 실험에 이용한 축소된 규격의 시편이 타당함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.317-326
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• 2016

본 논문에서는 OTP (One-Time Programmable) IP (Intellectual Property)의 개발비용을 절감하고 개발 기간을 단축하기 위해 로직 트랜지스터만 이용한 로직 eFuse (electrical Fuse) OTP IP를 설계하였다. 웨이퍼 테스트 시 테스트 장비에서 FSOURCE 패드를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP cell의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 본 논문에서는 128행 ${\times}$ 8열의 2D (Dimensional) 메모리 어레이에 직접 FSOURCE 전압을 인가하여 eFuse에 인가되는 프로그램 파워를 증가시키면서 디코딩 로직 회로를 저면적으로 구현한 eFuse OTP 셀을 제안하였다. 동부하이텍 $0.11{\mu}m$ CIS 공정을 이용하여 설계된 1Kb eFuse OTP 메모리 IP의 레이아웃 면적은 $295.595{\mu}m{\times}455.873{\mu}m$ ($=0.134mm^2$)이다.

• 한국정보통신학회논문지
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• 제24권2호
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• pp.268-275
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• 2020

정보보안 응용에 적합한 self-timed 링 (ring) 기반 TRNG (true random number generator)의 경량 하드웨어 설계에 관해 기술한다. TRNG의 하드웨어 복잡도를 줄이기 위해 피드백 구조의 엔트로피 추출기를 제안하였으며, 이를 통해 링 스테이지 수를 최소화 하였다. 본 논문의 FSTR-TRNG는 동작 주파수와 엔트로피 추출 회로를 고려하여 링 스테이지 수가 11의 배수가 되도록 결정되었으며, 링 발진기가 등간격 모드로 진동할 수 있도록 토큰 (token)과 버블(bubble) 개수의 비를 결정하였다. FSTR-TRNG는 FPGA 디바이스에 구현하여 난수 생성 동작을 검증하였다. Spartan-6 FPGA 디바이스에 구현된 FSTR-TRNG로부터 2,000만 비트의 데이터를 추출하여 NIST SP 800-22에 규정된 통계학적 무작위성 테스트를 수행한 결과, 15개의 테스트가 모두 기준을 만족하는 것으로 확인되었다. Spartan-6 FPGA 디바이스로 합성한 FSTR-TRNG는 46 슬라이스로 구현이 되었으며, 180 nm CMOS 표준셀로 합성하는 경우에는 약 2,500 등가 게이트로 구현되었다.