• 한국정보통신학회논문지
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• 제20권2호
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• pp.343-350
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• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.885-888
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• 2015

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB(Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC 0.13um CMOS 표준 셀 라이브러리로 합성한 결과 약 26.2K개의 게이트로 구현되었으며 최대 동작주파수는 250MHz이다.

• 한국통신학회논문지
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• 제31권6A호
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• pp.640-647
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• 2006

본 논문에서는 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP (Counter mode with CBC-MAC Protocol) 코어의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터의 기밀성을 위한 CTR(counter) 모드와 인증 및 데이터 무결성 검증을 위한 CBC 모드의 동작이 두개의 AES 암호 코어로 병렬처리 되도록 설계되어 전체 성능의 최적화를 이루었다. AES 암호 코어에서 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산 방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table) 기반의 구현방식에 비해 게이트 수가 약 27% 감소되도록 하였다. 설계된 CCMP 코어는 Excalibur SoC 장비를 이용하여 H/W-S/W 통합 검증을 수행하였으며, 0.35-um CMOS 표준 셀 공정으로 MPW 칩으로 제작하고, 제작된 칩의 테스트 결과 모든 기능이 정상 동작함을 확인하였다. 설계된 CCMP 프로세서는 약 17,000개의 게이트로 구현되었으며, 116-MHz@3.3-V의 클록으로 안전하게 동작하여 353-Mbps의 성능이 예상되어 IEEE 802.11a와 802.11g 표준의 MAC 성능인 54-Mbps를 만족한다.

• 한국구조물진단유지관리공학회 논문집
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• 제22권2호
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• pp.115-123
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• 2018

케이블지지교량에서 케이블은 하중을 지지하는 주요 부재로, 케이블 장력은 교량의 건전성과 안전도 평가에 있어서 매우 중요한 변수이다. 케이블의 장력을 추정하는 기법으로, 로드셀 및 유압잭 등을 이용하여 케이블의 응력을 직접 측정하는 직접법과 케이블의 형상조건과 계측된 동특성을 활용하여 장력을 역산하는 진동법이 가장 많이 활용되고 있다. 최근 들어 케이블 내부 강재의 응력변화로 인하여 유발되는 자기장 변화를 탐지하는 EM 센서의 연구 및 활용이 증가하고 있다. 본 연구에서는 리프트오프 테스트, EM 센서 및 진동법(Vision-based System, Accelerometer)을 적용하여 장력을 측정하고 그 결과를 비교 분석하였다.

• 한국시뮬레이션학회논문지
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• 제18권4호
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• pp.59-66
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• 2009

VLSI(Very Large Scale Integration)와 WSI(Wafer Scale Integration)와 같은 통합기술로 인해 큰 용량의 메모리 대량생산이 가능 하게 된 지금 Redundancy는 메모리 칩의 제조와 결함이 있는 셀을 지닌 디바이스를 치료하는데 광범위하게 사용되어져왔다. 메모리칩의 밀도가 증가함에 따라 결함의 빈도 또한 증가한다. 많은 결함이 있다면 어쩔 수 없겠지만 적은 결함이 발생한 경우에는 해당 다이를 reject 시키는 것 보다는 수선해서 사용하는 것이 메모리생산 업체 입장에서는 보다 효율적이고 원가 절감 차원에서 필수적이다. 이와 같은 이유로 laser repair라는 공정이 필요하고 laser repair공정의 정확한 타깃을 설정하기 위해 redundancy analysis가 필요하게 되었다. CRA시뮬레이션은 기존의 redundancy analysis 알고리즘의 개념에서 벗어나 결함 유형별로 시뮬레이션한 후 RA를 진행함으로써 RA에 소요되는 시간을 절약함으로써 원가 경쟁력 강화를 할 수 있다.

• 멤브레인
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• 제33권3호
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• pp.137-147
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• 2023

본 연구에서는 현탁중합을 통해 이온교환입자를 합성하였다. 또한 음이온 교환막을 제조하기 위해 brominated poly(phenylene oxide) (Br-PPO)로 교환막 합성을 진행하였으며, 합성한 이온교환입자를 Br-PPO에 첨가하여 음이온 교환막에 성능을 향상시키고자 하였고, 이를 적용하여 음이온 교환막 연료전지 시스템의 성능 평가를 진행했다. 이온교환입자는 FT-IR, TGA 및 UTM을 통해 구조 분석, 열적 기계적 특성을 평가하였다. Br-PPO는 NMR을 통해 화학적 구조 분석 및 합성여부를 확인하였고, 음이온 교환막 연료 전지 셀 테스트를 진행하기 전 이온전도도와 이온교환용량, 팽윤도 및 수분함수율을 측정해 연구되고 있는 다른 음이온 교환막들과 비교를 통해 성능을 평가했다. 최종적으로 가장 성능이 우수했던 이온교환입자를 0.7 wt%를 첨가한 Br-PPO-TMA- SDV 음이온 교환막을 연료전지 시스템에 도입하여 상용 막인 FAA-3-50과 성능을 비교했다.

• 한국항행학회논문지
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• 제28권1호
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• pp.129-135
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• 2024

본 연구에서는 고속 반도체 패키지 및 PCB 내 노이즈 저감에 활용되는 비주기 전자기 밴드갭 기반 전원분배망에 대한 해석 방안을 제안한다. 비주기 전자기 밴드갭은 고속 반도체 시스템 성능 저하의 주요 원인 중 하나인 고주파·광대역 전원 노이즈를 효율적으로 감쇠할 수 있는 방안이지만 해석 시간 증대로 인해서 노이즈 감쇠 특성을 예측하는 데 어려움이 있다. 제안하는 해석적 방법에서는 전자기 밴드갭 단위셀 결합 구조에 대한 임피던스 파라미터를 도출하며 국소 배치된 전자기 밴드갭 구조를 포함하는 전원분배망의 전체 임피던스 파라미터를 도출한다. 국소배치된 전자기 밴드갭 구조의 임피던스 파라미터와 기존 전원분배망 구조의 임피던스를 효율적으로 등가치환할 수 있는 수식적인 방안을 제시한다. 제안하는 해석적 방법을 검증하기 위해서 전자기 밴드갭 구조가 국소배치된 PCB 테스트 샘플을 제작했다. 이 구조에 대한 3차원 전자장 시뮬레이션 결과, 측정결과, 제안 방안 결과를 비교한 결과 제안하는 해석적 방안은 높은 정확도를 보여줬으며 기존 3차원 전자장 시뮬레이션 기반 해석 방법 대비 99.7 % 해석 시간 단축을 달성했다.

• 한국컴퓨터정보학회논문지
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• 제29권2호
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• pp.1-12
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• 2024

경로 손실(Path Loss)을 예측하는 것은 셀룰러 네트워크(Cellular Network)에서 기지국(Base Station) 의 설치 위치 선정 등 무선망 설계에 중요한 요인 중 하나다. 기존에는 기지국의 최적 설치 위치를 결정하기 위해 수많은 현장 테스트(Field Tests)를 통해 경로 손실 값을 측정했다. 따라서 측정에 많은 시간이 소요된다는 단점이 있었다. 이러한 문제를 해결하기 위해 본 연구에서는 머신러닝(Machine Learning, ML) 기반의 경로 손실 예측 방법을 제안한다. 특히, 경로 손실 예측 성능을 향상시키기 위해서 앙상블 학습(Ensemble Learning) 접근법을 적용하였다. 부트스트랩 데이터 세트(Bootstrap Dataset)을 활용하여 서로 다른 하이퍼파라미터(Hyperparameter) 구성을 갖는 모델들을 얻고, 이 모델들을 앙상블하여 최종 모델을 구축했다. 인터넷상에 공개된 경로 손실 데이터 세트를 활용하여 제안하는 앙상블 기반 경로 손실 예측 방법과 다양한 ML 기반 방법들의 성능을 평가 및 비교했다. 실험 결과, 제안하는 방법이 기존 방법들보다 우수한 성능을 달성하였으며, 경로 손실 값을 가장 정확하게 예측할 수 있다는 것을 입증하였다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2359-2368
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• 2013

본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.55-62
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• 2005

본 논문에서는 공간-주파수 OFDM (SF-OFDM) 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되고, 이를 기반으로 하는 SF-OFDM 무선 LAN 기저대역 프로세서의 구현 결과가 제시된다. SF-OFDM 기법에서 부반송파의 개수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과 두개의 송${\cdot}$수신 안테나를 사용하는 경우 10-4의 BER에서 기존 알고리즘에 비해 약 3 dB의 성능이득을 얻음을 확인하였다. 제안된 심볼 검출 알고리즘이 적용된 SF-OFDM 무선 LAN 시스템의 패킷오류율 (PER), link throughput 및 coverage 성능이 분석되었다. 최대 전송률의 $80\%$를 목표 throughput으로 설정 했을 때, SF-OFDM 기반 무선 LAN 시스템은 기존의 IEEE 802.11a 무선 LAN 시스템에 비해 약 5.95 dB의 SNR 이득과 3.98 미터의 coverage 이득을 얻을 수 있었다. 제안된 알고리즘이 적용된 SF-OFDM 무선 LAN 기저대역 프로세서는 하드웨어 설계 언어를 통해 설계되었으며, 0.18um 1.8V CMOS 표준 셀 라이브러리를 통해 합성되었다. 제시된 division-free 하드웨어 구조와 함께, 구현된 프로세서의 총 게이트 수는 약 945K개였으며, FPGA 테스트 시스템을 통해 실시간 검증 및 평가되었다.