• 한국산학기술학회논문지
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• 제6권3호
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• pp.261-264
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• 2005

90nm급 게이트로 활용되는 폴리실리콘을 패턴화 하기 위해서 하드 마스크의 채용 등 신공정과 함께 폴리실리콘 자체의 평탄화가 필요하다. 본 연구는 70nm 두께의 LPCVD 폴리실리콘 게이트를 상정하여 열산화막 상부에 기판 전면을 폴리실리콘으로 만들고 쾌속열처리 온도를 달리해가며 40초가 열처리하여 이때의 표면조도의 변화를 광발산 주사전자현미경(FESEM)과 주사탐침현미경(AFM)으로 확인하였다. 폴리실리콘은 $700^{\circ}C\~1100^{\circ}C$ 온도범위에서 표면 응집효과에 의해 고온에서 표면조도가 급격히 증가하는 경향이 있었으며 $700^{\circ}C$-40sec 조건에서 최적 평탄화 효과가 가능하였다.

• 한국산학기술학회논문지
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• 제22권2호
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• pp.26-32
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• 2021

카본 전극 페로브스카이트 태양전지의 광활성층을 형성하는데 열판, 오븐, 쾌속열처리로 방법을 달리하며 이때 광전기적 특성과 미세구조 변화를 확인하였다. Glass/FTO/compact TiO2/meso TiO2/meso ZrO2/perovskite/carbon electrode 구조의 페로브스카이트 태양전지 소자를 열판 공정, 오븐 공정, RTA(rapid thermal annealing) 공정을 이용하여 준비하였다. 이때 광전기적 특성과 미세구조를 solar simulator와 광학현미경, 장발산주사전자현미경을 이용하여 각 소자의 특성을 분석하였다. 광전기적 특성 분석 결과, RTA 공정을 이용하여 제작한 소자에서 가장 우수한 광전기적 특성을 확인할 수 있었다. 미세구조 분석 결과 열판 공정과 오븐 공정으로 제작한 시편은 카본 전극 상부에 과잉 페로브스카이트 상이 형성되고, RTA 공정으로 제작한 시편에서는 시편 상부에 과잉 페로브스카이트 상 없이, 균일한 페로브스카이트가 형성된 것을 확인할 수 있었다. 또한 단면 미세구조에서는 RTA 공정으로 제작한 소자가 다공성 카본 전극 층에 고밀도의 페로브스카이트 층을 형성하여 우수한 광전기적 특성을 나타내었다. 따라서 대면적 소자 제작의 공정시간을 고려한 새로운 열처리방안으로 RTA 방법의 채용 가능성을 확인하였다.

• 마이크로전자및패키징학회지
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• 제12권2호
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• pp.149-154
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• 2005

궁극적으로 게이트를 저저항 복합 실리사이드로 대체하는 가능성을 확인하기 위해 70 nm 두께의 폴리실리콘 위에 각 20nm의 Ni, Co를 열증착기로 적층순서를 달리하여 poly/Ni/Co, poly/Co/Ni구조를 만들었다. 쾌속열처리기를 이용하여 실리사이드화 열처리를 40초간 $700{\~}1100^{\circ}C$ 범위에서 실시하였다. 복합 실리사이드의 온도별 전기저항변화, 두께변화, 표면조도변화를 각각 사점전기저항측정기와 광발산주사전자현미경, 주사탐침현미경으로 확인하였다. 적층순서와 관계없이 폴리실리콘으로부터 제조된 복합실리사이드는 $800^{\circ}C$ 이상부터 급격한 고저항을 보이고, 두께도 급격히 얇아졌다. 두께의 감소는 기존의 단결정에서는 없던 현상으로 폴리실리콘의 두께가 한정된 경우 금속성분의 inversion 현상이 커서 폴리실리콘이 오히려 실리사이드 상부에 위치하여 제거되기 때문이라고 생각되었고 $1000^{\circ}C$ 이상에서는 실리사이드가 형성되지 못하였다. 이러한 결과는 나노급 두께의 게이트를 저저항 실리사이드로 만 들기 위해서는 inversion과 두께감소를 고려하여야 함을 의미하였다.

• 한국진공학회지
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• 제17권6호
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• pp.528-537
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• 2008

ICP-CVD를 사용하여 수소화된 비정질 실리콘(a-Si:H)을 60 nm 또는 20 nm 두께로 성막 시키고, 그 위에 전자총증착장치(e-beam evaporator)를 이용하여 30 nm Ni 증착 후, 최종적으로 30 nm Ni/(60 또는 20 nm a-Si:H)/200 nm $SiO_2$/single-Si 구조의 시편을 만들고 $200{\sim}500^{\circ}C$ 사이에서 $50^{\circ}C$간격으로 40초간 진공열처리를 실시하여 실리사이드화 처리하였다. 완성된 니켈실리사이드의 처리온도에 따른 면저항값, 상구조, 미세구조, 표면조도 변화를 각각 사점면저항측정기, HRXRD, FE-SEM과 TEM, SPM을 활용하여 확인하였다. 60 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $400^{\circ}C$이후부터 저온공정이 가능한 면저항값을 보였다. 반면 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $300^{\circ}C$이후부터 저온공정이 가능한 면저항값을 보였다. HRXRD 결과 60 nm 와 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 열처리온도에 따라서 동일한 상변화를 보였다. FE-SEM과 TEM 관찰결과, 60 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 저온에서 고저항의 미반응 실리콘이 잔류하고 60 nm 두께의 니켈실리사이드를 가지는 미세구조를 보였다. 20 nm a-Si:H 기판위에 형성되는 니켈실리사이드는 20 nm 두께의 균일한 결정질 실리사이드가 생성됨을 확인하였다. SPM 결과 모든 시편은 열처리온도가 증가하면서 RMS값이 증가하였고 특히 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $300^{\circ}C$에서 0.75 nm의 가장 낮은 RMS 값을 보였다.

• 한국산학기술학회논문지
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• 제9권3호
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• pp.615-620
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• 2008

저저항 배선층으로 쓰일 수 있는 선폭 $0.5{\mu}m$, 70nm 높이의 폴리실리콘 패턴에 $10nm-Ni_{1-x}Co_x$(x=0.2, 0.6, and 0.7)의 금속 박막을 열증착법으로 성막하고 쾌속 열처리 (RTA) 온도를 $700^{\circ}C$와 $1000^{\circ}C$로 달리하여 실리사이드화 공정을 실시하여 상부에 니켈코발트 실리사이드를 형성시켰다 이때의 미세구조를 확인하고 FIB (focused ion beam)를 활용하여 저에너지 조건 (30kV-10 pA-2 sec)에서 배선층을 국부적으로 조사하여 실리사이드 층의 선택적 제거 가능성을 확인하였다. 실험 범위내의 실리사이드화 온도 범위와 NiCo 상대 조성 범위에서 주어진 FIB 조건으로 선택적으로 저저항 실리사이드 층의 제거가 가능하였으나, 상대적으로 Co 함유량이 많은 실리사이드는 배선층 내부에서 기포가 발생하였으며, 이러한 기포로 인해 실리사이드 층만의 국부적 제거는 불가능하였다.

• 한국산학기술학회논문지
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• 제9권1호
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• pp.16-22
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• 2008

10nm Ni/30 nm와 70nm poly Si/200nm $SiO_2/Si(100)$ 구조로부터 니켈실리사이드의 열적안정성을 연구하기 위해서 쾌속열처리기를 이용하여 실리사이드화 온도 $300{\sim}1100^{\circ}C$에서 40초간 열처리하여 실리사이드를 제조하였다. 준비된 실리사이드의 면저항값 변화, 미세구조, 상 분석, 표면조도 변화를 각각 사점면저항측정기, FE-SEM, TEM, HRXRD, SPM을 활용하여 확인하였다. 30 nm 다결정실리콘 기판 위에 형성된 실리사이드는 $900^{\circ}C$까지 열적안정성이 있었다. 반면에 70 nm 다결정실리콘 기판 위에 형성된 실리사이드는 기존연구결과와 동일한 $700^{\circ}C$ 이상에서 고저항상인 $NiSi_2$로 상변화 하였다. HRXRD로 확인한 결과, 30 nm 두께의 기판 위에 니켈실리사이드는 $900^{\circ}C$ 고온에서도 NiSi상이 유지되다가 $1000^{\circ}C$에서 $NiSi_2$로 상변화 하였다. FE-SEM 과 TEM 관찰결과, 30 nm 두께의 다결정실리콘 기판에서는 $700^{\circ}C$의 저온처리에는 잔류 다결정실리콘 없이 매우 균일하고 평탄한 40 nm의 NiSi가 형성되었고, $1000^{\circ}C$에는 선폭 $1.0{\mu}m$급의 미로형 응집상이 생성됨을 확인하였다. 70 nm 두께의 다결정실리콘 기판에서는 불균일한 실리 사이드 형성과 잔류 다결정실리콘이 존재하였다. SPM결과에서 전체 실험구간에서의 RMS 표면조도 값도 17nm 이하로 CMOS공정의 FUSI게이트 적용의 가능성을 보여주었다. 다결정실리콘 게이트의 높이를 감소시키면 니켈실리사이드는 상안정화가 용이하며 저저항구간을 넓힐 수 있는 장점이 있었다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.27-36
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• 2006

약 10%이하의 Pt 또는 Ir 첨가시켜 니켈모노실리싸이드를 고온에서 안정화 시키는 것이 가능한지 확인하기 위해서 활성화영역을 가정한 단결정 실리콘 웨이퍼와 게이트를 상정한 폴리 실리콘 웨이퍼 전면에 Ni, Pt, Ir을 열증착기로 성막하여 10 nm-Ni/l nm-Pt/(poly)Si, 10 nm-Ni/l nm-Ir/(poly)Si 구조를 만들었다. 준비된 시편을 쾌속 열처리기를 이용하여 40초간 실리사이드화 열처리 온도를 $300^{\circ}C{\sim}1200^{\circ}C$ 범위에서 변화시켜 두께 50nm의 실리사이드를 완성하였다. 완성된 Pt와 Ir이 첨가된 니켈실리사이드의 온도별 전기저항변화, 두께변화, 표면조도변화, 상변화, 성분변화를 각각 사점전기저항측정기와 광발산주사전자현미경, 주사탐침현미경, XRD와 Auger depth profiling으로 각각 확인하였다. Pt를 첨가한 결과 기판 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 $700^{\circ}C$ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제가 있었다. Ir을 삽입한 경우는 단결정 실리콘 기판에서는 $500^{\circ}C$ 이상에서의 NiSi와 동일하게 $1200^{\circ}C$까지 안정한 저저항을 보여서 Ir이 효과적으로 Ni(Ir)Si 형태로 $NiSi_{2}$로의 상변태를 적극적으로 억제하는 특성을 보이고 있었고, 다결정 기판에서는 $850^{\circ}C$까지 효과적으로 NiSi의 고온 안정성을 향상시킬 수 있었다.

• 한국산학기술학회논문지
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• 제8권2호
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• pp.195-200
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• 2007

최소선폭 $0.1{\mu}m$ 이하의 살리사이드 공정을 상정하여 $10nm-Ni_{0.5}Co_{0.5}/70\;nm-Poly-Si/200\;nm-SiO_2$ 구조로부터 쾌속 열처리를 이용해서 실리사이드 온도를 $600{\sim}1100^{\circ}C$까지 변화시키면서 복합실리사이드를 제조하고 이들의 면저항의 변화와 미세구조의 변화를 면저항 측정기와 TEM 수직단면, 오제이 두께 분석으로 확인하였다. 기존의 동일한 공정으로 제조된 니켈실리사이드에 비해 제안된 니켈 코발트 복합실리사이드는 $900^{\circ}C$까지 저저항을 유지시킬 수 있는 장점이 있었고 20nm 두께의 균일한 실리사이드 층을 폴리실리콘 상부에 형성시킬 수 있었다. 고온 처리시에는 복합실리사이드와 실리콘의 전기적으로 상분리되는 혼합현상으로 고저항 특성이 나타나는 문제를 확인하였다. 제안된 NiCo 합금 박막을 70nm 높이의 폴리실리콘 게이트를 가진 디바이스에 $900^{\circ}C$이하의 실리사이드화 온도에서 효과적으로 산리사이드 공정의 적용이 기대되었다.

• 한국산학기술학회논문지
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• 제7권6호
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• pp.1056-1063
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• 2006

10 nm-Ni/l nm-Ir(poly)Si과 10 nm-$Ni_{50}Co_{50}$/(poly)Si 구조의 박막을 열증착기로 준비하고 쾌속열처리기로 40초간 $300{\sim}1200^{\circ}C$ 온도 범위에서 실리사이드화 시켰다. 이들의 실리사이드 온도에 따른 면저항, 미세구조와 두께, 생성상, 화학조성과 표면조도의 변화를 사점면저항 측정기와 이온빔현미경, X선 회절기, 오제이 분석기, 주사탐침현미경을 써서 확인하였다. Ir과 Co의 혼입에 따라 기존의 $700^{\circ}C$에 한정된 NiSi에 비해 단결정, 다결정 실리콘 기판에서의 저저항 안정 구간이 각각 $1000^{\circ}C$, $850^{\circ}C$로 향상되었다. 이때의 실리사이드층의 두께도 20$\sim$50 nm로 나노급 공정에 적합하였다. Ir과 Co의 첨가는 단결정 기판에서의 니켈실리사이드의 고저항 $NiSi_2$로의 변태를 방지하였고, 다결정 기판에서 고온에서의 고저항은 고저항 상의 출현과 실리콘층과의 혼합과 도치현상이 발생한 것이 이유였다. Ir의 첨가는 특히 최종 실리사이드 표면온도를 3 nm 이내로 유지시키는 장점이 있었다 Ir과 Co를 첨가한 니켈실리사이드는 기존의 니켈실리사이드의 열적 안정성을 향상시켰고 나노급 디바이스에 적합한 물성을 가짐을 확인하였다.