• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.418-418
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• 2014

나노임프린트 공정으로 제작된 동일한 형태의 패턴 구조를 변형하거나, 표면의 특성을 조절하는 것은 임프린트 공정의 응용성을 높일 수 있는 유용한 기술이다. 본 연구진은 플라즈마와 열처리를 통하여 임프린트 나노패턴의 크기를 변형하는 연구[1]와 나노구조의 형태에 따른 표면특성의 변화 연구[2]를 수행한 바 있는데, 본 연구에서는 나노임프린트 패턴의 구조 및 표면특성을 단일 칩 내에서 연속적으로 변화하도록 제작하는 방법에 관해 고찰하였다. 나노임프린트 공정으로 제작한 패턴을 반응성이 연속적으로 변화하도록 고안된 산소 플라즈마 장치에서 식각하여 구조를 연속적으로 변형하고, 전자현미경(SEM)과 원자힘현미경(AFM), 집속이온빔(FIB) 등을 통해 표면과 단면을 확인하였으며, 구조변형 이후의 후처리에 따른 접촉각 등의 변화를 관찰하여 임프린트 나노구조 패턴 표면의 화학적 특성을 조절하는 방법을 탐구하였다. 본 연구 결과는 단일한 모 패턴으로부터 다양한 크기의 패턴을 제작하고 화학적 특성을 조절하는 것이 가능함을 보이는 것으로서, 향후 이러한 연속적 변화를 갖는 미세구조를 이용하여 혼합 물질의 분리 및 바이오 물질의 검출 등에 응용할 수 있을 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.247-247
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• 2010

전계효과 트랜지스터를 이용한 바이오센서는 하나의 칩 위에 많은 센서 소자를 집적할 수 있으므로, 같은 종류의 센서를 다수 배열함으로써 다차원화할 수 있고, 다른 종류의 센서를 여러개 배열함으로써 다기능화할 수 있다. 또한 지능회로와 함께 집적하여 지능화하거나, 관련회로 및 장치들을 함께 집적함으로써 시스템화할 수 있기 때문에 최첨단 센서로 각광을 받고 있다. 그러나, 전계효과 트랜지스터를 이용한 바이오센서는 게이트 영역에 생체 분자를 고정시키는 것이 어렵고, 고정되더라도 생체 분자의 양이 미량이어서 재현성이 떨어지며, 생체 분자가 발생시키는 시그널이 적어 전류 세기 변화에 대한 검출감도가 저하되는 문제점이 있다. 본 연구에서는 반도체 리소그래피 공정을 이용하여 생체 분자를 물리 화학적 처리 없이 게이트 영역에 집중적으로 고정시킬 수 있는 기술에 대해 연구하였다. 산화막이 증착된 기판 위에 포토레지스트를 도포한 뒤 리소그래피공정을 이용하여 패터닝 하였으며 기판 위에 human embryonic kidney(HEK)-293 세포를 배양하였다. 연구결과, 친수성인 포토레지스트보다 소수성인 산화막 영역에 다수의 세포가 선택적으로 집중 배양됨을 확인하였다. 따라서 본 연구결과를 바이오센서에 적용할 경우 센서의 검출감도를 향상시킬 수 있을 것으로 기대된다.

• 한국차세대컴퓨팅학회논문지
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• 제15권2호
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• pp.39-49
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• 2019

컴퓨팅 성능을 향상시키기 위해 다양한 구조적 설계 기법들이 제안되고 있는데 그중에서도 CPU-GPU 융합형 이종 멀티코어 프로세서가 많은 관심을 받고 있다. CPU-GPU 융합형 이종 멀티코어 프로세서는 단일 칩에 CPU와 GPU를 집적하기 때문에 일반적으로 CPU와 GPU가 Last Level Cache(LLC)를 공유하게 된다. LLC 공유는 CPU와 GPU 코어 사이에 심각한 캐쉬 경합이 발생하는 경우 각각의 코어 활용도가 저하되는 문제를 가지고 있다. 본 논문에서는 CPU와 GPU 사이의 캐쉬 경합 문제를 해결하기 위해 단일 LLC를 CPU와 GPU 각각의 공간으로 분할하고, 분할된 공간의 크기 변화가 전체 시스템 성능에 미치는 영향을 분석하고자 한다. 모의실험 결과에 따르면, CPU는 사용하는 LLC 크기가 커질수록 성능이 최대 21%까지 향상되지만 GPU는 사용하는 LLC 크기가 커져도 큰 성능변화를 보이지 않는다. 즉, GPU는 LLC 크기가 감소하더라도 CPU에 비하여 성능이 적게 하락함을 알 수 있다. GPU에서의 LLC 크기 감소에 의한 성능하락이 CPU에서의 LLC 크기 증가에 따른 성능향상보다 훨씬 작기 때문에 실험결과를 기반으로 각각의 코어에 LLC를 분할하여 할당한다면 전체적인 이종 멀티코어 프로세서의 성능을 향상시킬 수 있을 것으로 기대된다. 또한, 이러한 분석을 통해 향후 각 코어의 성능을 최대한 높일 수 있는 메모리 관리기법을 개발한다면 이종 멀티코어 프로세서의 성능을 크게 향상시킬 수 있을 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.995-998
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• 2005

본 논문에서는 시스템 온 칩 (SoC, System-on-Chip) 트랜시버에 적용이 가능하며. 저잡음 증폭기(LNA, Low Noise Amplifier)를 위한 자동 보상 회로 (ACC, automatic compensation circuit)를 제안한다. 개발된 회로는 고주파 내부 자체 검사 (BIST, Built-In Self-Test) 회로, 커패시터 미러 뱅크 (CMB, Capacitor Mirror Banks)와 디지털 처리장치로 구성되어 있다. 자동 보상 회로는 LNA가 정상 동작을 하지 않을 때 SoC 트랜시버의 구성요소인 디지털 프로세서를 이용하여 LNA가 정상 동작을 하도록 자동적으로 조정하는 역할을 한다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.369-378
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• 2003

본논문은 ATM/AAL 처리를 위한 재조립 처리기으 설계 및 VLSI 구현에 대하여 기술한다. ATM/AAL 재조립 처리기는 물리계층으로부터 수신된 ATM셀을 처리하는 장치로서 AAL5 패킷의 유료부하를 호스트의 메모리에 정렬하고 이를 전송하며 망 관련 정보와 패킷의 오류 사항을 점검한다. ATM 셀매칭 알고리즘과 지능형 분산 방식의 개념을 적용하여 여러 개의 채널을 동시에 운영할 때 시간 지연 없이 처리할 수 있도록 설계하였다. 셀매칭 알고리즘은 ATM의 헤더로부터 해당정보의 위치를 신속하게 찾을 수 있도록 해쉬함수를 이용하여 구현되었고 이로써 VCI/VPI 값의 할당에 있어서 시간상의 제약을 완화하였으며 지능형 분산 방식과 DMA를 이용하여 메모리의 낭비를 최소화하면서 데이터를 호스트 쪽으로 25Mbps의 속도로 전송이 가능하도록 하였다. 상용시스템과 통신을 수행하여 칩의 정확한 동작과 CRC, 오류 점검 등의 동작을 점검하였다. 본 재조립 처릭는 0.6㎛ CMOS 공정을 통하여 제작되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권5호
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• pp.133-138
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• 2022

최근 고성능컴퓨팅, 인공지능 분야에서 GPU 장치 사용이 일반화되고 있지만, GPU 프로그래밍은 여전히 어렵게 여겨진다. 특히 호스트(host) 메모리와 GPU 메모리를 별도로 관리하기 때문에 성능과 편의성 방면에서 연구가 활발히 진행되고 있다. 이에 따라 여려가지 CPU-GPU 메모리 전송 방법들이 연구되고 있다. 한편 CPU와 GPU 및 통합메모리(Unified memory) 등 하나의 실리콘 패키지로 묶는 SoC(System on a Chip) 제품들이 최근에 많이 출시되고 있다. 본 연구는 이러한 통합메모리 장치에서 CPU, GPU 장치간 데이터를 사용하고 전송시 성능관련 비교를 하고자 한다. 기존 CPU내 호스트 메모리와 GPU 메모리가 분리된 환경과는 다른 특징을 보여준다. 여기서는 통합메모리 장치인 NVIDIA SoC칩들과 NVIDIA SMX 기반 V100 GPU 카드에서 CPU-GPU 간 데이터 전송 프로그래밍 기법별로 성능비교를 한다. 성능비교를 위해 워크로드는 HPC 분야의 수치계산에서 자주 사용하는 2차원 행렬 전치 커널이다. 실험을 통해 CPU-GPU 메모리 전송 프로그래밍 방법별 GPU 커널 성능차이, 페이지 잠긴 메모리와 페이지 가능 메모리를 사용했을 경우 전송 성능차이, 전체(Overall) 성능비교, 마지막으로 워크로드 크기별 성능비교를 하였다. 이를 통해 통합메모리칩인 NVIDIA Xavier에서 I/O 캐시일관성 지원을 통해 SoC 칩내 통합메모리에 대한 이점을 극대화 할 수 있음을 확인할 수 있었다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.11-20
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• 1998

고속 복소수 연산장치는 채널등화, 동기신호 복원, 변조 및 복조 등 디지탈 통신 시스템의 기저대역 신호처리에 필수적인 기능블록이다. 본 논문에서는 redundant binary (RB) 연산과 radix-4 Booth recoding을 결합한 새로운 복소수 승산 알고리듬을 제안한다. 제안되는 복소수 승산 방법은 실수 승산기를 사용하는 기존의 방법과 비교하여 부분곱의 수를 반으로 감소시키며, 단순화된 병렬구조로 구현되므로 고속 동작 및 저전력 소모를 가능하게 한다. 제안된 알고리듬을 적용하여 10-bit operand를 갖는 prototype 복소수 승산-누적기(complex-number multiplier-accumulator ; CMAC) 코어를 0.8-㎛ N-Well CMOS 공정으로 설계, 제작하였다. 제작된 CMAC 칩은 18,000여개의 트랜지스터로 구성되며, 코어부분의 면적은 약 1.60 × 1.93 ㎟이다. 제작된 칩을 테스트 보드에 실장하여 특성을 평가한 결과, 전원전압 V/sub DD/=3.3-V에서 120-MHz의 속도로 동작함을 확인하였으며, 이때의 전력소모는 약 63-mW로 측정되었다.

• 한국콘텐츠학회논문지
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• 제15권9호
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• pp.21-28
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• 2015

반도체 공정에서는 소자 내부의 물리량 계산을 통해 불순물의 움직임을 해석하여 결점을 검출하는 시뮬레이션을 수행하게 된다. 이를 위해 유한 차분 시간 영역 알고리즘(Finite-Difference Time-Domain, 이하 FDTD)과 같은 수치해석 기법이 사용된다. 반도체 칩의 집적도 향상으로 인하여 소자의 크기는 나노스케일 시대로 접어들었으며, 시뮬레이션 사이즈 또한 커지고 있는 추세이다. 이에 따라 CPU와 GPU 같은 하나의 연산 장치에서 수행할 수 없는 문제와 다중의 연산 장치로 구성된 한 대의 컴퓨터에서 수행할 수 없는 문제가 발생하기도 한다. 이러한 문제로 인해 분산 병렬처리를 통한 FDTD 알고리즘 연구가 진행되고 있다. 하지만 기존의 연구들은 단일 연산장치만을 이용하기 때문에 GPU를 사용하는 경우 연산 속도는 빠르나 메모리의 제한이 있으며 CPU의 경우 GPU에 비해 연산 속도가 느린 단점이 존재한다. 이를 해결하기 위해 본 논문에서는 CPU, GPU의 이기종 연산 장치를 포함하는 컴퓨터로 구축된 클러스터 상에서 작업 사이즈에 제한되지 않고 시뮬레이션 수행이 가능한 컴퓨팅 모델을 구현하였다. 점대점 통신 기반의 MPI 라이브러리를 이용하여 연산 장치 간 통신을 통한 시뮬레이션을 테스트 하였고 사용하는 연산 장치의 종류와 수에 상관없이 시뮬레이션이 정상 동작함을 확인하였다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 추계학술발표논문집
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• pp.190-193
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• 2009

무선 센서 네트워크에서 가장 중요하고 기본적인 요소는 환경 정보를 수집하고 이를 사용자 응용시스템에 전송하는 무선 센서 노드이다. 무선 센서 노드는 센서로 환경 정보를 수집하고 이를 저장, 가공하여 처리된 데이터를 사용자에게 전송하는 무선 송수신 장치로 기술의 발전에 따라 소형화, 지능화되고 있다. 특히 마이크로컨트롤러, RF 모듈, 메모리 등을 하나의 칩 내부에 모두 통합하는 SoC(System-on-Chip)기술은 센서 노드의 소형화와 제조 단가를 낮추는데 중요한 역할을 한다. 본고에서는 상용 SoC를 사용하여 무선 센서 네트워크를 위한 소형 무선 센서 노드를 설계하였으며 이를 이용한 여러 활용 방안 및 추가적인 고려사항에 대하여 논하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.313-316
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• 2005

본 논문은 대용량 진력변환장치인 멀티-레벨 인버터 시스템에서 출력 전압가변이 손쉬운 HBML(H-Bridge Multi-Level) 인버터의 Master와 Cell 제어기 구성에 관한 것이다. HBML 인버터는 각각의 단위 Cell을 저압에서 사용하는 인버터로 구성하면, 구조적으로 풀-브릿지(Full-Bridge) 인버터를 캐스케이드 방식으로 연결하여 고압출력을 얻을 수 있는 토폴로지이다. 시스템에서 Master와 Cell의 제어 처리를 한곳에 집중하지 않는 분산 제어 방식을 적용하여 통신 Data를 최적화하도록 구성하고, 이를 바탕으로 두 제어기를 고성능 원-칩(One-Chip) DSP로만 설계하였다. 모든 외부 모듈을 내장한 CPU로 제어기가 구성될 경우, 외부 노이즈에 강하며, 추가되는 하드웨어 결선을 최소화할 수 있다. 본 논문에서는 HBML 인버터 출력 생성 시 반드시 요구되는 출력 PWM 동기 및 위상전이(Phase Shift)를 각 제어기 자체에 내장된 모듈만을 이용해서 구현하였다.