• 센서학회지
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• 제10권3호
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• pp.173-179
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• 2001

현재 사용되어지는 반도체형 압력센서에는 압저항형과 용량형이 있다. 특히 반도체 마이크로 압력센서는 크기도 작고 신호처리회로를 동일칩 위에 집적화 할 수 있어 많은 관심을 모아왔다. 그러나 이러한 형태의 센서들은 제조공정이 복잡해서 생산성이 낮다. 기존의 센서들이 가지는 단점들을 극복하기 위해 새로운 형태의 FET형 압력센서(PSFET : pressure sensitive field effect transistor)를 제안하고 그 동작특성을 조사하였다. 압력 감지 물질은 PZT(Pb(Zr,Ti)$O_3$)를 사용하였다. RF 마그네트론 스퍼터링법을 사용하여 MOSFET의 게이트 절연막 위에 PZT 압전 박막을 증착하였다. PZT의 안정적 상태인 perovskite 구조를 형성하기 위하여 PbO 분위기에서 열처리하는 기법을 도입하였다. 제작된 PSFET의 감도는 0.38 mV/mmHg이다.

• 한국산학기술학회논문지
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• 제12권6호
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• pp.2729-2734
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• 2011

본 논문에서는 DC 정합회로를 갖는 능동 Replica LDO 레귤레이터에 대하여 나타내었다. Replica단과 출력단의 DC전압을 정합하기 위하여 DC정합회로를 설계하였다. 능동 Replica LDO 레귤레이터의 PSR특성은 일반적인 레귤레이터 보다 큰 값을 가질 수 있다. 설계된 DC정합회로는 Replica 레귤레이터에서 발생할 수 있는 단점을 줄여준다. 또한 전체회로를 능동회로로 설계함으로써 칩면적을 줄이고 수동저항을 사용할 때 발생하는 열잡음을 제거할 수 있다. 0.35um CMOS 파라미터를 사용하여 HSPICE 시뮬레이션한 결과, DC정합회로를 이용하여 설계된 레귤레이터의 PSR특성은 -28dB@10Hz로써 DC정합회로를 사용하지 않는 일반적인 레귤레이터의 -17dB@10Hz보다 개선될 수 있음을 확인하였다. 레귤레이터의 DC출력 전압은 3V이다.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2525-2531
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• 2012

반도체에 사용되는 금속 배선으로써 Al-Cu 합금은 낮은 저항과 제조 공정의 용이성으로 인해 CMOS제조 공정에 있어 수년간 사용되어 왔다. 그러나 금속은 근본적으로 부식에 취약하기 때문에 금속 배선 제조 공정에 있어 부식은 오랜 숙제로 남아 있다. 부식은 칩의 신뢰성 문제를 유발하기 때문에 이를 제어할 보다 효과적인 방법이 요구 되고 있다. 부식을 유발하는 다양한 항목 중에 금속 배선 식각 후 PR 스트립과 후속 세정 조건은 조절 가능한 파라미터이며, 또한 부식을 방지할 수 있는 마진을 향상할 수 있는 요소이다. 본 연구는 부식을 방지하기 위해 PR 스트립 공정 조건 및 후속 세정 조건을 최적화함으로써 금속 배선 식각 후 염소 잔유물과 플라즈마 charge up을 제거해야 함을 제안 하였다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.13-26
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• 1999

본 논문은 다양한 회로 연결선 모형 중에서 연결선 변수 및 동작 환경에 다라 최적 모형을 쉽게 선택할 수 있는 기준을 제시하고자 한다. 이를 위하여 먼저 연결선의 총 저항, 인덕턴스, 커패시턴스 값 및 신호의 동작주파수를 기반으로 정량적 모형화 오차 분석에 근거하여 인덕턴스의 영향을 고려하여 모형화해야 하는 RLC-class 모형 영역과 그럴 필요가 없는 RC-class모형 영역으로 분할하는 방법을 제시한다. 칩 내부 연결선의 대부분을 차지하는 RC-class 회로 모형은 모형 차수 축소 기법을 통하여 효율적으로 해석될 수 있다. RLC-class 회로 모형은 주어진 허용 모형화 오차 및 전기 변수에 따라 ILC(Iterative Ladder Circuit) 거시 모형, MC(Method of Characteristics)거시 모형 및 상태 기반 컨벌루션(comvolution) 방법 중에서 최적인 모형을 선정하게 된다. 본 논문은 SPICE류의 범용 회로 시뮬레이션 앨고리즘을 가정할 때, 세부 모형들의 시뮬레이션 비용을 감안하고서 최적 모형을 찾는 영역 구성도를 제시한다. 본 논문에서 제시하는 거시모형화 방법은 회로의 수동성을 유지하며, 따라서 무조건적 안정도를 보장할 수 있다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.90-96
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• 2006

본 논문에서는 capacitance scaling 구조를 이용하여 짧은 locking 시간과 작은 fractional spur를 가지는 ${\Sigma}{\Delta}$ fractional-N PLL을 설계하였다. 루프필터의 실효 커패시턴스를 변화시키기 위하여 여러 개의 전하펌프를 이용해 서로 다른 경로로 커패시터에 전류를 공급하였다. 필터의 실효 커패시턴스는 동작상태에 따라 크기가 변하며 커패시터들은 하나의 PLL 칩에 집적화 할 수 있을 정도로 작은 크기를 가진다. 또한 PLL이 lock 되면 전하펌프 전류의 크기도 작아져 fractional spur의 크기도 작아진다. 제안된 구조는 HSPICE CMOS $0.35{\mu}m$ 공정으로 시뮬레이션 하였으며 $8{\mu}s$ 이하의 locking 시간을 가진다. PLL의 루프필터는 200pF, 17pF의 작은 커패시터와 $2.8k{\Omega}$의 저항으로 설계되었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.35-42
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• 2004

본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.14-23
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• 2011

본 논문에서는 자체보정 벡터 발생기(Self-Calibrated Vector Generator)를 이용한 7-bit 2GSPS folding/interpolation A/D Converter (ADC)를 제안한다. 제안하는 ADC는 2GSPS 의 고속 변환에 적합한 상위 2-bit, 하위 5-bit 인 분할구조로 설계 되었으며, 각각의 folding/interpolation rate는 4와 8로 설정되었다. 최대 1GHz의 높은 입력신호를 처리하기 위해 cascade 구조의 preprocessing block을 적용하였으며, 전압 구동 방식 interpolation 기법을 적용하여 기준전압 생성 시 발생하는 추가적인 전력소모를 최소화하였다. 또한, 새로운 개념의 자체보정 벡터 발생기를 이용하여 device mismatch, 기생 저항 및 커패시턴스 등에 의한 offset error를 최소화하였다. 제안하는 ADC는 1.2V 0.13um 1-poly 7-metal CMOS 공정을 사용하여 설계 되었으며 calibration 회로를 포함한 유효 칩 면적은 2.5$mm^2$ 이다. 측정 결과 입력 주파수 9MHz, sampling 주파수 2GHz에서 39.49dB의 SNDR 특성을 보이며, calibration 회로의 작동결과 약 3dB 정도의 SNDR의 상승을 확인하였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 한국전자파학회논문지
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• 제24권4호
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• pp.384-393
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• 2013

본 논문에서는 집중 소자를 이용한 광대역 평판형 마이크로파 바이어스-티의 설계를 보였다. 설계된 바이어스-티는 DC 블록과 RF 초크로 구성된다. DC 블록용 커패시터는 광대역으로 동작하는 커패시터를 사용하였고, DC 공급 및 RF 초크용 인덕터는 서로 다른 자기 공진 주파수(SRF: Self Resonance Frequency)를 가지는 인덕터들을 직렬로 연결하였다. RF 초크에서 집중 소자들의 직렬 공진에 의하여 발생하는 신호의 손실을 병렬의 저항과 커패시터를 연결하여 해결하였다. 설계된 바이어스-티는 1608 칩 형태의 집중 소자들을 이용 조립하여 제작하였다. 측정은 커넥터의 손실과 영향을 제거하기 위하여 Anritsu 3680K jig에 연결하여 측정하였다. 제작된 바이어스-티는 10 MHz~18 GHz의 광대역에서 동작하고, 측정된 반사 손실이 -15 dB 이하를 가지며, 삽입 손실은 -1.5 dB 이하인 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제17권3호
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• pp.1-9
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• 2010

본고에서는 마이크로 접합을 위한 솔더볼 또는 범프의 기계적 신뢰성 평가에 사용되는 전단시험의 표준화 규격에 대해 고찰해 보았다. 전단시험에서 중요한 실험 조건 중 하나인 전단속도는 low speed shear test와 high speed shear test로 구분 된다. 전단속도가 빨라질수록 솔더볼에 가해지는 충격이 커지기 때문에, 소성변형에 대한 저항성이 커지게 되고, 전단강도가 커지게 된다. 그리고 이 결과는 전산모사를 통하여 확인할 수 있다. 또 하나의 중요한 실험 조건으로 전단툴의 높이가 있다. 일반적으로 전단툴의 높이가 높을수록 전단강도 값은 낮아지게 되는데, 여러 국제 규격에서 제시한 솔더볼 높이의 25% 지점을 초과한 높이에서 전단시험을 진행했을 때에는 전단시험이 진행되는 접합 계면의 면적이 줄어들어 실험결과의 신뢰도가 떨어지게 된다. 이와 같이 전단속도와 툴의 높이 등의 실험조건들이 구체적으로 규격화 되어있지 않은 채 진행 되면, 실험 결과의 신뢰도가 떨어지고, 각 계에서 진행된 연구결과를 상호 비교하기가 어렵다. 따라서 효율성을 고려한 간접 시험법 개발 및 최신 패키징기술을 반영된 특성평가 시험법의 규격, 그리고 다양한 시험 표준화는 결국 마이크로 전자패키지의 고 신뢰성으로 나타날 것이라 생각된다.