• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.05a
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• pp.88-93
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• 2003

IC 패키지 기술중 Underfilling 은 칩과 기판사이에 Encapsulant의 표면장력을 이용하여 주입하고 경화시킴으로써 전기적 기계적 보강력을 제공하는 기술로서 시스템 칩의 발전과 함께 차세대 패키징 기술중의 하나이다. 본 연구에서는 기존의 Underfilling 공정을 개선하여 충전시간을 획기적으로 줄일 수 있는 가압식 Underfilling 공정을 이용하여 차세대 반도체 패키징에 적용할 수 있는 가능성을 파악하였다. 이를 위하여 칩과 기판사이에 주입되고 경화되는 Encapsulant의 유동특성을 파악하였다. 가압식 Underfilling기술은 아직까지 상용화되지 않은 미래기술로써 효율적인 몰드 설계를 위하여 Encapsulant 종류에 따라 Gate 위치, Bump Pattern 및 개수, 칩과 기판 사이의 거리, Side Region에 따른 유동특성등의 파악이 중요하다. 본 연구에서는 $DEXTER^{TM}(US)$의 Encapsulant FP4511 을 사용하여 Cavity 내에 Void 를 없앨 수 있는 주입조건을 찾아내고 Underfilling 시간을 감소시킬 수 있는 모사를 진행하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.05a
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• pp.89-95
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• 2005

본 논문에서 베어 칩 장착을 위한 새로운 시스템을 개발하였다. 새롭게 제안된 시스템은 안정된 힘 제어를 위한 매크로/마이크로 위치제어 시스템을 가지고 있다. 매크로 액츄에이터는 장착 시스템의 전반적인 위치 이동을 하고, 마이크로 액츄에이터는 베어 칩과 인쇄회로기판사이에 발생할 수 있는 과도한 접촉력을 줄이기 위해 정밀 위치제어를 수행하는 데 이용된다 제안된 시스템의 성능을 평가하기 위해 매크로 액츄에이터 만으로 구성된 베어 칩 장착 시스템과 비교하였다. 다양한 장착속도, 인쇄회로기판의 강성 등과 같은 장착 환경을 다양하게 변화시켜 가면서 시스템의 성능을 평가하고자 하였다. 결과적으로 베어 칩의 안정된 장착을 위한 시스템으로서의 효능을 보여 줄 수 있었다.

• 한국정보통신설비학회:학술대회논문집
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• 2007.08a
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• pp.104-110
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• 2007

FTTH상용화, IEEE802.11n 무선랜 기술의 상용화 등과 같은 초고속 전송기술의 발전에 따라 홈네트워킹 환경 또한 급격하게 변화하고 있다. 100Mbps를 초과하는 많은 홈네트워킹 기술들의 개발로 인해 홈게이트웨이에 보다 넓은 대역의 LAN 인터페이스를 요구하게 되었고, xDSL이나 케이블모뎀 기반의 가입자망과의 대역폭 차이는 고성능의 QoS 기능을 요구하게 되었다. 이러한 통신환경을 토대로 홈게이트웨이의 기능에 대한 요구사항을 분석하고 홈게이트웨이용 스위칭 칩의 개발규격을 도출하였다. 그리고 새로운 네트워크 기반의 비즈니스 모델을 개발하고자 하는 통신사업자의 요구사항과 QoS나 IPv6등의 다양한 네트워크 요구사항을 등을 유연하게 수용할 수 있으며, 칩의 기능과 성능을 수정하 또는 추가할 수 있는 네트워크 프로세서 기반의 기가빗 스위치 칩을 개발하였다. 개발 칩은 패킷 프로세서로 Layer 4까지 의 패킷헤드를 처리하고, 2기가빗이더넷 + 6패스트이더넷 포트를 갖도록 설계하였으며, FPGA를 이용하여 스위칭 칩의 기본적인 전송기능과 성능, Flow별 패킷 분류 및 패킷 필터링, 스케쥴링 기능 등의 시험을 통하여 설계한 칩의 기능과 성능을 확인하였다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2000.11a
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• pp.179-182
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• 2000

BWLL용 Ka-Band MMIC 저잡음 증폭기 칩을 InGaAs/GaAs 0.15um Gate 길이의 p-HEMT 공정을 이용하여 개발하였다. 칩 크기 2.5$\times$1.5$\textrm{mm}^2$의 2단으로 설계된 칩의 On-wafer 측정 결과, 24～27 GHz BWLL 주파수 대역에서 최소 19$\pm$0.2dB 이득과 최대 1.7dB의 잡음 지수와 최소 13dB의 반사손실의 특성을 얻었다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2002.11a
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• pp.311-314
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• 2002

본 논문에서는 저가의 FR4 칩의 전면과 후면을 이용하여 ISM대역을 만족하는 이중대역 특성의 평면 역F 칩 안테나(PIFcA)를 설계ㆍ분석하였다. 제안된 PIFcA의 크기는 21$\times$5$\times$1mm이고, 10㏈ 반사손실을 기준으로 하여 2.45㎓에 9.54%(2390~2630MHz), 5.775㎓에서 13.89%(5670~6520MHz)의 이중대역 특성을 갖는다. 안테나는 2.45㎓에서 2.2㏈i, 5.77㎓에서 5.2㏈i의 이득특성을 나타내며, 방사패턴은 일반적인 PIFA 방사패턴과 유사하다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2001.11a
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• pp.279-282
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• 2001

Ka-Band MMIC Mixer 칩 을 InGaAs/GaAs p-HEMT 공정의 Schottky Diode을 이용하여 개발하였다 설계된 칩은 상/하향 주파수 변환기로 사용할 수 있으며 Double Balance 구조로 되어있다. 크기 3.0$\times$2.4 $\textrm{mm}^2$ 칩의 On-wafer측정 결과, RF주파수 24～27 GHz와 LO주파수 16.28 GHz, IF 주파수 7.72～10.72GHz 상/하향에 대해서, 변환손실 <7dB와 Port별 격리도 >20dBc의 특성을 얻었다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.11
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• pp.46-54
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• 1999

The output values of cellular neural networks would have errors because they can be stabilized at local minimums depending on the initial states of each cell. So, in this paper, we design the $6\times6$cellular neural networks with annealing capability which guarantees that the outputs reaches the global minimum to have correct output values independent of the initial states of each cell. This chip is designed using a $0.8\mu\textrm{m}$ CMOS technology The designed chip contains about 15,000 transistors and the chip size is about $2.89\times2.89\textrm{mm}^2$. The simulation results of edge extraction and hole filling using the designed circuit show that the outputs values would have errors in un-annealed case, but not in annealed case. In the simulation, the annealing time of $3\musec$ is employed.

• Proceedings of the KIEE Conference
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• 1999.11c
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• pp.697-699
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• 1999

2기가비트급 이상의 Serial-Link Chip에 적용되는 PLL의 특성은 lock-in-time이 빨라야하며 low VDD 동작을 확보해야 한다. 본 논문은 2.8기가비트급의 인터페이스 전송칩에 사용되는 PLL에 내부 전원 공급기를 설계하여 외부전원 3.3V시에 2.5V를 제공하며 이를 PFD/CP/VCO에 개별적 적용하는 제어방법 및 회로를 제안하며 이에 따르는 IPLL의 Lock-In-Time을 1mS 이내로 설계하였으며 외부동작 주파수는 100MHz이상이며 인터페이스 전송량은 2.8기가비트에 이른다. 저전압 설계를 통한 동작전류를 내부 전원 제어를 통해 순차적(Sequential Method)동작을 시킴으로 IPLL 동작시의 전류소모을 2mA이하로 제한하였다. 본 논문에서는 2.8기가비트급 인터페이스 전송칩에 적용한 IPLL의 회로 및 내부전원 공급기의 제어 방법 및 설계결과를 제안하며 이에 따르는 전송칩의 동작방법을 제안한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.3
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• pp.57-57
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• 2001

본 논문에서는 RFID를 위한 읽기 전용 CMOS 트랜스폰더를 one-chip으로 설계하였다. 리더에서 공급되는 자기장으로부터 트랜스폰더 칩의 전원을 공급하기 위한 전파정류기를 NMOS 트랜지스터를 사용하여 설계하였으며, 데이터 저장 소자로는 64비트의 ROM을 사용하였다. 메모리에 저장되어 있는 ID 코드는 Manchester 코딩되어 front-end 임피던스 변조 방식으로 리더에 전송된다. 임피던스 변조를 위한 감폭회로로는 리더와 트랜스폰더 사이의 거리가 변해도 일정한 감폭율을 갖는 새로운 감폭회로를 사용하였다. 설계된 회로는 0.65㎛ 2-poly, 2-metal CMOS 공정을 사용하여 IC로 제작되었다. 칩 면적은 0.9㎜×0.4㎜이다. 측정 결과 설계된 트랜스폰더 IC는 인식거리 내에서 약 20∼25%의 일정한 감폭율을 보이며, 125㎑의 RF에 대해 3.9kbps의 데이터 전송속도를 보인다. 트랜스폰더 칩의 전력소모는 읽기 모드시 약 100㎼이다. 인식거리는 약 7㎝이다.

• The Journal of the Acoustical Society of Korea
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• v.17 no.3
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• pp.17-26
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• 1998

이 논문은 사운드 합성을 위한 전용 DSP의 설계에 관한 내용이다. 설계된 음원 DSP는 사운드 카드나 전자 악기, 혹은 노래방 기기 등에서 미디 신호를 입력으로 받아서 사운드를 합성하는데 사용된다. 합성 알고리즘으로는 FM방식과 PCM방식을 지원하며, 구조 가 다르고 합성 방식이 서로 다른 8개의 알고리즘을 하드웨어적으로 구현하였다. 설계된 DSP는 44.1KHz의 16비트 출력으로 32개의 음을 동시에 낼 수 있다. DSP 내부 구조의 최 적화와 마이크로 동작의 병렬화를 통해 실제 필요한 주파수보다 낮은 주파수에서 동작시킴 으로써 전력 소모와 칩 구현에서 많은 이점을 가져올 수 있었다. 설계된 DSP는 COMPASS 툴에서 0.8㎛ 표준 셀로 합성되어 칩으로 제작되었으며, 동작 주파수는 33MHz이다. 제작된 칩을 검증하기 위해 PC에 삽입되는 음원 모듈 카드를 제작하여 미디 음악을 연주시켜 보았 다. 그 결과 원하는 동작 주파수에서 완벽하게 사운드를 합성해내는 것을 확인할 수 있었다.