• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.877-880
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• 2009

반도체 집적도의 향상과 제한된 프로세서 설계 능력으로 인한 칩 멀티 프로세서의 도입은 최근 수 년 동안 급속히 이루어졌으나, 다수의 프로세싱 코어를 효율적으로 사용하기 위한 기법은 부족한 실정이다. 칩 멀티 프로세서 상에서 실제 작업을 수행하지 않는 유휴 코어의 발생은 불가피하며, 이 때 코어가 소유한 자원들은 낭비될 수 밖에 없다. 기존의 연구들은 이렇게 낭비되는 자원 중에서 캐시의 효율적 관리를 위해 공유 캐시 형태로 캐시를 구성하였으나, 전체 캐시 관리에 따른 많은 오버헤드를 수반하였다. 본 논문에서는 이러한 유휴 캐시의 발생이 불가피함을 인지하고 그것을 칩 내 메모리 공간으로써 활용하여 칩 멀티 프로세서 전체의 성능을 향상시키는 기법을 제안한다. 이를 위해 ARM 코어 기반의 칩 멀티프로세서 시뮬레이터 환경을 구성하여 제안된 기법을 검증한다. 실험 결과 본 논문에서 소개된 기법은 4-코어 및 16 코어 기반 칩 멀티 프로세서 환경에서 각각 17%와 8%의 IPC 향상을 가져왔다.

• The Proceeding of the Korean Institute of Electromagnetic Engineering and Science
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• v.14 no.4
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• pp.23-30
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• 2003

본 고에서는 마이크로파 대역에서 우수한 전력특성을 보이는 GaAs HBT를 이용한 광대역 고출력 전력증폭기 설계에 대하여 살펴본다. GaAs HBT의 전력 소자로서의 장점과 설계시 고려해야 할 단위 전력 소자의 설계, 열적 안정성 문제, 바이어스 회로설계, 그리고 광대역 설계 기법에 대하여 간단히 소개한다. 그리고, 본 연구에서 2~6 GHz 광대역 고출력 전력증폭기를 캐스코드(cascode) HBT를 이용하여 설계하였다. 측정 결과, 2 W의 평균 출력 전력, 10 dB의 이득, 24~43 %의 전력 부가 효율을 얻을 수 있었으며, 칩 크기는 $1.6{\times}2.4 mm^2$로서 매우 작았다. 이 결과를 기존에 개발된 GaAs HBT 광대역 고출력 전력증폭기와 비교 분석하였으며, 칩 면적당 대역폭과 출력 전력, 효율이 아주 우수함을 알 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.1
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• pp.52-60
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• 2003

For a System-on-a-Chip(SoC) comprised of multiple IP cores, various design techniques have been proposed to provide diverse test link configurations. In this paper, we introduce a new flag based Wrapped Core Linking Module (WCLM) that enables systematic integration of IEEE 1149.1 TAP'd cores and P1500 wrapped cores with requiring least amount of area overhead compared with other state-of-art techniques. The design preserves compatibility with standards and scalability for hierarchical access.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.05a
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• pp.713-715
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• 2012

본 논문은 24GHz 차량 추돌 예방 레이더 시스템-온-칩을 위한 입력 임피던스, 전압이득 및 잡음지수를 자동으로 측정할 수 있는 새로운 형태의 고주파 자체 내부검사(BIST, Built-In Self-Test) 회로를 제안한다. 이러한 BIST 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정 ($f_T/f_{MAX}$=140/120GHz)으로 설계되어 있다. 알고리즘은 LabVIEW로 구현되어 있다. BIST 알고리즘은 입력 임피던스 정합과 출력 직류 전압 측정원리를 이용한다. 본 논문에서 제안하는 방법은 자동으로 쉽게 고주파 회로의 성능변수를 측정할 수 있기 때문에 시스템-온-칩의 저가 성능 검사의 대안이 될 것으로 기대한다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.18-18
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• 2009

본 논문은 X8R 온도 특성을 가지는 유전체 원료를 이용하여 고용량이면서 고압화가 가능한 적층 칩 캐패시터를 제작하였다. 대형 고압용 적층 칩 캐패시터를 위한 내부 전극 설계 및 외부 전극 형성 방법에 대한 연구도 함께 진행하였다. 적층 칩 캐패시터를 하이브리드 자동차 및 산업용 인버터의 DC-Link으로 사용하기 적합한 모듈을 제작하였으며 모듈 설계시 고유전율의 에폭시-세라믹 필름을 하였다. 본 모듈을 평가한 결과 기존 캐패시터 모듈에 비하여 2/3 크기의 소형화를 얻을 수 있었으며 ripple 전류 및 발열 특성이 매우 우수함을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea TE
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• v.39 no.1
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• pp.46-54
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• 2002

The world was opened by communication network because of fast improvement and diffusion of information communication. And information was effected in important factor that control economy improvement of the country. The country should improve the information security system because of necessity to maintain its information security independently. Therefore we have used the SEED cipher algorithm and designed the cipher chip of the voice band signal using the Xilinx Co. XCV300PQ240 chip. At the result we designed the voice signal cipher chip of the maximum frequency 47.895MHz and the total equivalent gate 27,285.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.2
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• pp.17-17
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• 2001

본 논문은 0.6㎛ CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 본 논문은 0.6uul CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 VLSI 설계 및 구현에 관하여 기술하였다. 처리 속도 50MHz를 갖는 사전탐색처리장치(DISP)의 메모리는 2K×Bbit 크기를 사용하였다. 이것은 매번 33개 클럭 중 한 개의 클럭은 사전의 WINDOW 배열을 갱신으로 사용하고 나머지 클럭은 주기마다 한 개의 데이터 기호를 바이트 단위로 압축을 실행한다. 결과적으로, LZSS 부호어 출력에 엔트로피 부호를 적용하여 46%의 평균 압축률을 보였다. 이것은 LZSS에 보다 7% 정도의 압축 성능이 향상된 것이다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.3
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• pp.137-144
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• 1990

We describe how single layer perceptrons and new nonsymmetry feedback type neural networks can be implemented by VLSI CMOS technology. The network described provides a flexible tool for evaluation of boolean expressions and arithmetic equations. About 50 CMOS VLSI chips with an architecture based on two neural networks have been designed and me being fabricated by 2-micrometer double metal design rules. These chips have been developed to study the potential of neural network models for the use in character recognition and for a neural compute.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.682-685
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• 2009

오늘날 IT기술과 지능형 로봇기술이 발달하면서 음원인식에 대한 필요성이 점차 부각되고있다. 본 연구에서는 보다 정확하고 빠른 음원인식방법을 칩안에 구현하기위해 기존의 코사인 역함수를 취하는 식의 음원인식 방법보다 정확하고 계산량이 적은 선형구간을 이용한 음원인식 방법을 통해 알고리즘을 간소화 하여 칩에 구현할수 있도록 Modelsim 툴을 사용하여 시뮬레이션 을 하고 Astro 툴을 통해 함칩제작에 필요한 설계 및 검증을하고자 한다.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.2
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• pp.55-67
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• 2005

Separation between computation and communication in system design allows the system designer to explore the communication architecture independently of component selection and mapping. In this paper we present an iterative two-step exploration methodology for bus-based on-chip communication architecture and memory allocation, assuming that memory traces from the processing elements are given from the mapping stage. The proposed method uses a static performance estimation technique to reduce the large design space drastically and quickly, and applies a trace-driven simulation technique to the reduced set of design candidates for accurate Performance estimation. Since local memory traffics as well as shared memory traffics are involved in bus contention, memory allocation is considered as an important axis of the design space in our technique. The viability and efficiency of the proposed methodology arc validated by two real -life examples, 4-channel digital video recorder (DVR) and an equalizer for OFDM DVB-T receiver.