• 한국정보통신설비학회:학술대회논문집
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• 2006.08a
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• pp.134-140
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• 2006

홈 게이트웨이가 가져야 하는 기능에 대한 요구사항을 분석하고 통신사업자의 관점에서, QoS 기능과 IP 주소변환 기능을 중심으로 세부적인 스위칭 칩의 기능과 성능을 규정하였다. QoS 기능, 패킷 필터링 기능, 그리고 IPv6 주소체계 도입 등과 같이 급변하는 네트워크의 요구사항을 유연하게 수용하여, 칩의 기능과 성능을 수정하거나 추가할 수 있도록 패킷프로세서 기반으로 스위칭 칩을 설계하였으며, 홈 게이트웨이의 구성을 단순화하기 위해 스위칭 칩의 패킷 메모리와 룩업 메모리를 칩 내부에 내장하였다. 그리고 칩의 설계를 검증하기 위해 FPGA를 이용하여 6포트 스위칭 칩으로 구현하여 기능 및 성능시험을 수행하였다. NAT, Flow에 따른 패킷 분류 및 패킷 변경, SPQ, DWRR과 같은 스케줄링 등의 시험을 통하여 설계한 칩의 기능과 성능을 확인하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2003.05a
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• pp.83-87
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• 2003

본 논문에서는 안테나의 이득을 극대화하기 위해서 Bluetooth PCB Layout 위에 내장형 마이크로 칩 안테나를 직접 설계하여 Bluetooth의 주요 사양인 2.4~2.4835GHz에서 동작할 수 있도록 Bluetooth용 내장형 마이크로 칩 안테나를 설계하였다. Bluetooth PCB Layout 크기는 실제 크기와 같은 54mm$\times$19mm$\times$2.4mm로 설계하고 마이크로 칩 안테나 크기는 11mm$\times$4mm$\times$l.6mm로 설계하여 상용화 된 프로그램인 HFSS에 의해 3.616dBi의 이득을 얻었다. 설계 제작된 Bluetooth용 내장형 마이크로 칩 안테나는 2.45GHz의 중심주파수에서 넓은 대역폭 10.71%을 확인하였다. 또한, 마이크로 칩안테나에서 용량의 변화와 용량의 위치 변화, 급전점의 위치 변화에 따른 공진주파수, 대역폭, 이득 등의 특성을 비교하였고, 제작된 칩안테나의 측정된 방사패턴에서 E-면과 H-면을 비교 분석했다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.911-914
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• 2000

본 논문에서는 배터리가 없는 ASK 전송방식의 RFID(Radio Frequency IDentification) Transponder 칩 설계에 관한 내용을 다룬다. Transponder IC는 power-generation 회로, clock-generation 회로, digital block, modulator, overoltge protection 회로로 구성된다. 설계된 칩은 저전력 회로를 적용하여 원거리 transponder칩을 구현할 수 있도록 하였다. 설계된 회로는 0.25㎛ 표준 CMOS 공정으로 레이아웃하여 제작하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11a
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• pp.433-436
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• 2002

VLSI 칩 설계는 매우 복잡한 공정이기 때문에 여러 단계, 즉 크게 분류하여 구조 설계, 논리 설계, 물리 설계 등의 과정을 거쳐 완성하게 된다. 그리고 각 단계에서는 그 단계에서 사용될 수 있는 소프트웨어의 도움을 받게 되며, 이런 소프트웨어의 도움 없이는 오늘날의 고밀도 칩 설계는 불가능하다. 각 단계에서 사용되는 소프트웨어의 주요한 기능 중 하나가 시뮬레이션 등을 통한 설계의 적합성을 테스트하는 것이라면 또 다른 주요한 기능은 설계자로 하여금 눈으로 확인하며, 변형된 설계의 일부를 눈으로 볼 수 있도록 보여주는 기능이라고 볼 수 있다. 논 본문에서는 칩 설계에서 가장 복잡한 단계라고 볼 수 있는 물리 설계 과정에 사용될 수 있는 Viewer를 설계하고 구현하여 제안한 Viewer를 통하여 회로의 정보를 보여 주며, 또한 상이한 레이아웃을 비교할 수 있도록 도와 준다. 설계된 Viewer 는 비록 초기버전이지만 물리 설계 단계에서 매우 중요한 정보, 예를 들어 critical net, 상이한 배치 등을 눈으로 확인하게 도와줌으로써 물리 설계에 관계된 다른 소프트웨어의 성능 개선을 유도할 수 있으며 또 실제 칩 설계 현장에서 바로 사용될 수 있기 때문에 실용성이 매우 높다.

• Electronics and Telecommunications Trends
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• v.5 no.4
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• pp.134-144
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• 1990

칩의 다품종소량생산 경향과 대규모화 영향에 비례하여, 칩 전체 설계공정 중에서 자동화문제에 가장 민감한 레이아웃 설계에 있어서도 복잡도 및 난이도가 증가하고 있다. 따라서 레이아웃 설계에서는 다루어야 할 대량의 설계 데이터를 고속, 효율적으로 관리 처리하기 위한 고도의 자동설계기법이 절실히 요구되고 있는 실정이다. 본고에서는 이러한 칩 개발과제를 배경으로 하여 먼저 VLSI의 레이아웃 설계의 개요를 고찰하고, 설계에 있어서의 주 문제인 배치 및 배선에 대한 기본적인 설계기법, 각기법의 차이점, 그리고 연구현황에 대하여 기술하고 있다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2002.11a
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• pp.64-68
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• 2002

플립칩 공정에서는 반도체 칩과 기판사이의 열팽창계수(CTE : Coefficient of Thermal Expansion)의 차와 외적 충격과 같은 이유로 인해 피로균열(Fatigue crack)이나 치명적인 전기적 결함이 발생하게 된다. 이런 부정적인 요인들로부터 칩을 보호하고 신뢰성을 향상시키기 위해서 플립칩 언더필 공정이 적용되고 있다. 본 연구에서는 기존의 몰딩 공정을 응용한 플립칩 언디필 방법을 소개하였다. 공정 이론과 디바이스를 소개하였으며, 시뮬레이션 및 수식을 통하여 최적의 언더필을 위한 몰더 설계 조건을 구하였다. 그리고 본 연구를 통해 기대되는 공정의 장점을 제시하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.5 s.347
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• pp.48-53
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• 2006

This paper describes the electrical characteristics of monolithic optical transceiver circuitry being used in the fiber optic modules. It has been designed and fabricated, and compared with two chips version transceiver when operates at 155.52 Mbps data rates. To avoid noise and interference between transmitter and receiver on one chip, layout techniques such as special placement, power supply separation, guard ring, and protection wall were used in the design. To compare the two kind of fiber optic modules using each chip, single chip version has similar properties to two chip version in the electrical characteristics as noise and others.

• Proceedings of the KIEE Conference
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• 2008.10b
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• pp.495-496
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• 2008

본 논문에서는 UHF 대역 RFID 의 국제표준인 ISO/IEC 18000-6C 표준을 만족하는 태그 칩을 위한 저전력 고성능 아날로그 회로를 설계하였다. 설계된 아날로그 회로는 성능 테스트를 위해 메모리 블록을 포함하고 있으며, 태그의 인식률과 경제성을 위해 저 전력 및 칩 면적의 최소화에 중점을 두고 설계하였다. 설계된 UHF 대역 RFID 태그용 아날로그 회로는 0.24Vpeak의 RF 입력으로 동작이 가능하며, 칩 면적은 $552.5{\mu}m{\times}338.8{\mu}m$, UHF 대역 RFID 태그 칩에 적합한 작은 면적을 갖는다.

• The Magazine of the IEIE
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• v.22 no.12
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• pp.93-104
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• 1995

디지탈 회로를 구현한 칩 및 보드의 시험 비용을 줄이기 위하여 사용되는 스캔 설계 기술 동향에 대하여 기술하였다. 스캔 설계 기술은 칩 수준에서 먼저 적용되기 시작하였다. 회로의 모든 플립플롭을 스캔할 수 있도록 하는 완전 스캔이 먼저 개발되었고, 최근에는 플립플롭의 일부분만 스캔할 수 있도록 하는 부분 스캔 기술이 활발하게 논의되고 있다. 한편 보드의 시험에 있어서도 보드에 실장되는 칩의 밀도가 증가되고, 표면 실장 기술이 일반화됨에 따라 종래의 시험 기술로는 충분한 시험을 거치는 것이 불가능하게 되었다. 따라서, 칩에 적용되던 기법과 유사한 스캔 설계 기술이 적용되기 시작하였다. 이를 경계 스캔(Boundary Scan)이라고 하는데, 이 기술은 80년대 후반부터 본격적으로 논의되기 시작하였다. 1990년에는 이 기술과 관련된 IEEE의 표준이 제정되어 더욱 많이 적용되는 추세에 있다. 이 논문에서는 이러한 칩 및 보드의 시험을 쉽게하기 위한 스캔 설계 기법의 배경, 발전 과정 및 기술의 내용을 소개한다.

• The Magazine of the IEIE
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• v.30 no.9
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• pp.59-59
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• 2003

여러기능들이 복합적으로 통합되고 있는 단일칩시스템을 설계하는데 있어 소프트웨어와 하드웨어를 가능한 일찍 통합하여 검증하는 것이 무엇보다 중요하다. 이러한 조기 통합검증에 필요한 것이 가상프로토타입(Virtual-Prototype) 이다. 본 고에서는 IP(Intellectual Property) 와 단일칩시스템(SoC : System-on-a-Chip) 설계 및 검증에서 가상프로토타입의 필요성과 역할 그리고 이에 관련된 기술들에 대해 정리하고, 프로세싱 코어가 있는 단일칩시스템을 SystemC로 가상프로토타이핑한 사례를 통해 그 유용성을 설명한다.