• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.61-62
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• 2015

본 논문에서는 단상 UPS 모듈을 직렬로 연결 시 모듈간의 위상을 동기화하는 제어 알고리즘을 제안한다. 단상 직렬 모듈 UPS 시스템을 구성할 때, 각 모듈의 위상이 동기화 되어 있지 않는다면 직렬 연결된 출력단을 통해 부하에 불안정한 전력을 공급하게 된다. 따라서 직렬 구성으로 각 모듈의 출력전압 위상을 동기화하여 안정적인 출력전압 제어가 필요하다. 기존에는 CAN통신을 이용했지만 본 논문에서는, Master, Slave 모듈의 PLL 기법을 이용한 순차적인 제어를 통해 위상을 동기화시킬 수 있는 제어 알고리즘을 제안한다. 제안하는 제어 알고리즘은 시뮬레이션을 통해 타당성을 검증하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2001.10a
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• pp.242-245
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• 2001

본 논문은 디지털 위성용 하향변환기에 적용되는 고안정 전압제어 마이크로파 발진기의 위상잡음 특성을 분석하였다. 전압제어 마이크로파 발진기는 능동소자의 비선형 등가모델과 궤환회로의 영향을 고려하여 유전체 공진 마이크로파 발진기를 위상잡음과 출력 전력에 절충(trade-off)하여 설계하였고, 13.25GHz의 발진주파수에서 출력이득은 12dBm이고, 위상잡음은 옵셋 주파수 100KHz 에서 -107.91dBc를 보였다. 바렉터 다이오드 동작에 의한 튜닝 범위는 2MHz/V로 위상동기 발진기에 응용할 수 있음을 보였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.2
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• pp.408-414
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• 2014

This paper proposes a charge-pump phase-locked loop (PLL) with 51-phase output clock of a 125 MHz target frequency. The proposed PLL uses three voltage controlled oscillators (VCOs) to generate 51-phase clock and increase of maximum operating frequency. The 17 delay-cells consists of each VCO, and a resistor averaging scheme which reduces the phase mismatch among 51-phase clock combines three VCOs. The proposed PLL uses a 65 nm 1-poly 9-metal CMOS process with 1.0 V supply. The simulated peak-to-peak 지터 of output clock is 0.82 ps at an operating frequency of 125 MHz. The differential non-linearity (DNL) and integral non-linearity (INL) of the 51-phase output clock are -0.013/+0.012 LSB and -0.033/+0.041 LSB, respectively. The operating frequency range is 15 to 210 MHz. The area and power consumption of the implemented PLL are $580{\times}160{\mu}m^2$ and 3.48 mW, respectively.

• Proceedings of the Korean Society For Composite Materials Conference
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• 2003.04a
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• pp.22-26
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• 2003

EFPI (extrinsic Fabry-Perot interferometer) 센서를 이용해 복합재료의 파손 신호를 취득하기 위해서는 파손 신호에 비해 상대적으로 낮은 주파수의 열적, 기계적 정적 변형에 의해 발생하는 위상 변화를 보상해 주는 기술이 필요하다. 또한 센서의 민감도를 최적화하기 위해 출력 신호의 위상을 Quadrature 지점에 유지시켜야 한다. 본 논문에서는 EFPI 센서 시스템의 출력 신호위상을 일정하게 유지시킬 수 있는 안정화 제어 시스템을 개발하였다. 안정화 제어 시스템은 광대역 파장 레이저 광원, 가변 F-P (Fabry-Perot) 필터 그리고 필터를 제어한 수 있는 전자 회로시스템으로 구성하였다. 개발된 시스템의 위상 제어 성능을 평가하기 위해 복합재료 시편의 인장 실험을 수행하여 인장 변형에 의해 발생하는 위상 변화를 개발된 시스템을 이용해 Quadrature 지점에 일정하게 유지할 수 있음을 보였다. 또한 연필심 파손 실험을 통해 개발된 시스템이 파손 신호를 잘 취득할 수 있음을 확인하였다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.26-27
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• 2017

본 논문은 병렬로 운전되는 컨버터의 출력 전류 맥동을 감소시키기 위한 선택적 위상 지연 구동 방법을 제안한다. 병렬로 운전되는 컨버터는 부하의 크기 및 운전하는 컨버터의 개수에 따라 그 효율이 달라지므로, 기동되는 컨버터의 개수를 가변하여 운전하는 것이 효율적이다. 또한 전류의 맥동을 저감하기 위해서 일정한 위상 차이를 가지도록 제어하는 인터리브드 운전 기법이 널리 사용되고 있다. 따라서 병렬 운전되는 컨버터의 출력전류 맥동을 저감시키기 위해, 운전되는 컨버터의 개수에 따라 위상 간격을 조정해야 할 필요성이 있다. 본 논문에서는 구동되는 컨버터의 개수에 따라 위상 간격을 제어하여 출력전류의 맥동을 저감하는 기법을 제안한며, 실험을 통해 제안된 알고리즘을 검증한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.343-345
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• 2013

This paper describes a phase-locked loop (PLL) that generates a 51-phase clock with the operating frequency of 125MHz. To generate 51-phase clock with a frequency of 125 MHz, the proposed PLL uses three voltage controlled oscillators (VCOs) which are connected by resistors. Each VCO consists of 17 delay-cells. An resistor averaging scheme, which makes three VCOs to connect with each other, makes it possible to generates 51-phase clock of the same phase difference. The proposed PLL is designed by using 65 nm CMOS process with a 1.0 V supply. At the operating frequency of 125 MHz, the simulated DNL and peak-to-peak jitter are +0.0016/-0.0020 LSB and 1.07 ps, respectively. The area and power consumption of the implemented PLL are $290{\times}260{\mu}m^2$ and 2.5 mW, respectively.

• Proceedings of the KAIS Fall Conference
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• 2005.05a
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• pp.217-220
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• 2005

본 논문에서는 고주파 전류형 인버터를 제안하고 인버터의 출력방법에 대해 논하고 있다. 인버터의 출력제어 방법은 스위칭 소자에 인가되는 구동신호의 위상천이를 부여하여 위상천이에 따라 출력을 제어하고 있으며, 제한회로의 동작원리와 특성평가는 정규화 파라메타를 도입하여 기술하였다. 또한 회로설계에 필요한 출력특성은 수치해석에 의해 평가 자료를 도출하고 실험 장치를 제작하여 이론결과와 비교 검토하여 특성평가의 정당성을 입증하였다.

• Proceedings of the KIPE Conference
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• 2014.11a
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• pp.9-10
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• 2014

최근 신재생에너지 및 전기자동차, 통신 IT 서버 전원 및 가전기기 등의 발전에 따라 고 전력밀도(High Power Density), 고 응답(Fast Transient Response) 및 고정밀(Tight Regulation) 출력제어를 위한 다 출력 절연형 DC/DC 컨버터가 개발 및 연구되고 있다. 본 논문에서는 개별적인 정밀제어를 요구하는 다 출력 DC-DC 컨버터에 대한 내용으로 위상천이(Phase-shift) DC-DC 컨버터와 LLC 공진컨버터 제어개념을 하나의 주회로를 사용하여 위상천이제어(Phase-shifted Modulation, PM)와 가변주파수제어(Variable Frequency Modulation, FM)를 통해서 개별적으로 정밀 제어할 수 있는 하이브리드 다 출력 3레벨 DC-DC 컨버터에 관한 내용이다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.7
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• pp.17-22
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• 2012

A novel Clock Generator with jitter suppressed delay-locked loop (DLL) has been proposed to generate highly accurate output signals. The proposed Clock Generator has a VCDL which can suppress its jitter by generating control signals proportional to phase differences among delay stages. It has been designed to generate 1GHz output at 100MHz input with 1.8V $0.18{\mu}m$ CMOS process. The simulation result demonstrates a 3.24ps of peak-to-peak jitter.

• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.183-184
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• 2012

본 논문에서는 출력 인덕터 리플과 2차 측 정류기의 공진 전압을 저감할 수 있는 다중 위상천이 풀 브리지 컨버터를 제안한다. 제안된 회로는 총 8개의 스위치가 사용되며, 각 4개의 스위치가 하나의 위상천이 풀 브리지 인버터 부를 구성하는 구조이다. 기존 위상천이 풀 브리지 컨버터의 경우, 진상레그와 지상레그의 위상차이를 조절하여 출력전압을 제어하는데 반해, 제안된 회로는 진상레그와 지상레그의 위상차이 뿐만 아니라 각 풀 브리지 인버터 부의 위상차이를 동시에 조절하여 출력전압을 제어하는 것이 특징이다. 이를 통하여 제안회로는 출력 인덕터 전류 리플 및 2차 측정류기의 공진 전압을 크게 저감시킬 수 있어 고 효율화에 유리하다. 본 논문에서는 제안된 회로의 이론적 해석 및 PSIM 모의실험을 수행하며, 450W급 시작품을 제작하여 제안회로의 타당성을 검증하였다.