• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.255-260
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• 2007

내장 실시간 시스템은 논리적 정확성과 시간적 정확성을 모두 만족해야 하는 내장 시스템이다. 시스템의 시간적 정확성을 위해서는 해당 시스템에서 동작하는 태스크들의 스케줄링 가능성을 검사해야 한다. 스케줄링 가능성을 분석하기 위해서는 태스크의 실행 시간 분석이 선행 되어야 한다. 하지만 태스크의 실행 시간은 실행 시점에 따라 가변적이기 때문에 태스크의 정확한 실행 시간을 알아내기는 힘들다. 따라서 가능한 모든 경우를 고려하여 해당 태스크를 구성하는 코드 경로 중 최악의 경로일 경우의 실행 시간인 최악 실행 시간을 이용한다. 기존의 정적 최악 실행 시간 분석을 하는 도구의 경우 동적인 상황의 정보 부재로 인해 최악 실행 시간의 과대 측정 비율이 높다는 문제점이 있다. 본 논문에서는 정적 최악 실행 시간 분석 시 과대 측정 비율을 줄이기 위해 대상 기기에 실행 정보를 적용한 RunInfo(WCET analysis tool using the Run-Time Information) 분석 도구를 설계하고 구현한다. 실행 정보를 정의하고, RunInfo 분석 도구의 구조에 대해 설명한다. 그리고 실행 정보를 적용할 때, 고려할 점에 대해 알아본다. 성능 평가를 위해 RunInfo 분석 도구의 과대 측정 비율을 기존의 분석도구와 비교한다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.21-23
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• 1999

CPU에게 최상위 우선순위가 할당된 고정 우선순위 버스 프로토콜에서는 CPU와 DMA 컨트롤러의 버스 요구가 충돌할 경우 DMA 전송이 지연된다. 본 논문에서는 CPU와 다수의 DMA 컨트롤러가 시스템 버스를 공유하는 환경에서 DAM I/O 요구의 최악 응답시간을 분석하는 기법을 제안한다. 제안하는 최악 응답시간 분석 기법은 다음의 세단계로 구성되어 있다. 첫 번째 단계에서는 CPU 상에서 수행중인 각 CPU 태스크별로 최악 버스 요구 패턴을 구한다. 두 번째 단계에서는 이들 CPU 태스크의 최악 버스 요구 패턴을 모두 통합해 CPU 전체의 최악 버스 요구 패턴을 구한다. 최종 세 번째 단계에서는 CPU의 최악 버스 요구 패턴으로부터 DMA 컨트롤러의 버스 가용량을 구하고 DMA I/O 요구의 최악 응답시간을 산출한다. 모의 실험을 통해 제안하는 분석 기법일 일반적인 DMA전송량에 대해 20% 오차 범위 이내에서 안전한 응답시간을 산출함을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2010.06b
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• pp.1-5
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• 2010

정렬 알고리즘에서 사용한 원소 간 비교횟수를 기준으로, 비교횟수가 많게 되는 순열을 최악의 인스턴스(worst-case instance)라 명명하고 이를 찾기 위해 유전 알고리즘(genetic algorithm)을 사용하였다. 잘 알려진 퀵 정렬(quick sort), 머지 정렬(merge sort), 힙 정렬(heap sort), 삽입 정렬(insertion sort), 쉘 정렬(shell sort), 개선된 퀵 정렬(advanced quick sort)에 대해서 실험하였다. 머지 정렬과 삽입 정렬에 대해 탐색한 인스턴스는 최악의 인스턴스에 거의 근접하였다. 퀵 정렬은 크기가 증가함에 따라 최악의 인스턴스 탐색이 어려웠다. 나머지 정렬에 대해서 찾은 인스턴스는 최악의 인스턴스인지 이론적으로 보장할 수 없지만, 임의의 1,000개 순열을 정렬해서 얻은 비교횟수들의 평균치보다는 훨씬 높았다. 본 논문의 최악의 인스턴스를 탐색하는 시도는 알고리즘의 성능 검증을 위한 테스트 데이터를 생성한다는 점에서 의미가 크다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.184-186
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• 2004

검사점 작성을 이용하는 실시간 태스크의 스케줄링 가능성을 알기 위한 선행 조건으로 최악 수행시간을 분석하고 이를 최소로 하는 효율적인 검사점 작성의 위치를 결정하는 방법을 제시한다. 여기서 사용하는 조건은 k 개의 연속적인 결함을 허용하고 태스크의 검사점 작성 비용이 고정적인 경우와 가변적인 경우를 가정한다. 이러한 각 조건에서 최악 수행 시간을 최소로 하는 검사점 작성 알고리즘을 제시한다.

• Transactions of the Korean Society of Mechanical Engineers
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• v.13 no.3
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• pp.554-560
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• 1989

An optimal design technique is used as a systematic approach to analyze the worst case of a circulating type ropeway for a given geometry and operating conditions. Worst case is meant here the case when the positions and weights of the cars are so conditioned that the minimum of all the reaction forces between the main rope and the towers is minimum. In the course of this study, a general theory for the deflections and tensions of the main rope were also derived taking into account of the variation of the weights and positions of the individual cars. And through an analysis of example ropeways, some general conditions for the worst case are deduced.

• Aerospace Engineering and Technology
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• v.8 no.1
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• pp.162-171
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• 2009

Linear regulator for generating various voltages in satellite electronics is implemented with radiation harden regulator chips or simple linear regulator circuits. For implementing linear regulator circuits, the detail design can be various. But the worst case analysis method and interesting analysis items for the linear regulator circuits can be generalized. So this paper describes and summarizes the general worst case analysis method and interesting analysis items for the conventional linear regulator circuits.

• Journal of Korean Electronics
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• v.21 no.1
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• pp.37-38
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• 2001

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.445-450
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• 2007

NAND 플래시 메모리 기반의 실시간 임베디드 시스템에서는 일반적으로 shadowing 기법을 통해 프로그램을 수행한다. 그러나 shadowing 기법은 시스템의 부팅 시간을 증가시키고 불필요한 DRAM 영역을 차지한다는 단점 때문에 자원 제약이 심한 실시간 임베디드 시스템에는 적합하지 않다. 이에 대한 대안 중 하나는 demand paging 기법을 활용하는 것이다. 단, demand paging 환경에서는 page fault에 의한 시간 지연 때문에 태스크의 최악 실행 성능을 예측하기 어렵다. 따라서 본 논문에서는 NAND 플래시 메모리 기반의 실시간 임베디드 시스템에서 demand paging 비용을 고려한 태스크 최악 성능 분석 기법을 제안한다. 제안하는 기법은 각 태스크에 대해 demand paging 비용을 계산하고, 이를 전통적인 WCRT 분석 기법과 결합하는 방법을 사용한다. 또한 demand paging 비용과 WCET 분석을 독립적으로 고려함으로써, 최악의 경우에도 분석 결과의 안정성을 보장하고 기존의 방법에 비해 분석 복잡도를 줄였다.

• Korean Journal of Construction Engineering and Management
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• v.11 no.1
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• pp.151-159
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• 2010

Leadership is a critical factor for success or failure of an organization. Project managers in construction projects are 'field CEO' so their leadership affects performance of the projects. The objectives of this study is to evaluate the leadership of project managers and to analyse its major characteristics. The LBDQ(Leader Behavior Description Questionnaire) technique was used to evaluate and identify types of leadership of project managers from 'heaven' and 'hell'. Relationships between leadership and performance of the projects were also discussed.

• Proceedings of the IEEK Conference
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• 2003.07d
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• pp.1669-1672
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• 2003

본 논문은 공유자원과 태스크 활용률을 고려한 저전력 스케줄링 알고리즘을 제안한다. 기존에 공유자원을 고려한 논문에서는 선점 영역에서 최악실행시간만을 고려하였기 때문에 높은 전압을 계속 유지하여 전력 소비가 많고, 태스크들이 조기 종료할 경우 남는 시간을 활용하지 못하는 문제가 있다. 본 논문에서는 선점 영역에서는 태스크들이 조기 종료하는 경우 남는 시간을 이용하여 태스크 활용률을 갱신하고 다음 태스크에게 더 낮은 주파수와 전압을 인가하여 전력 소모를 줄이는 방법을 사용하고, 비 선점 영역에서는 최악 실행시간을 기준으로 한 최대 태스크 활용률을 이용하여 우선 순위 높은 태스크의 지연 시간을 최소화 시켜주는 방법을 제안한다. 실험 결과는 Arm8 테스트 벤치마크 데이터를 통해 기존의 알고리즘과 제안된 알고리즘의 전력 소모를 비교했을 때 6％의 파워 소모 감소를 보였다.