• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.10
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• pp.72-81
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• 2011

In this paper, we proposed and designed a novel floating point converter which supports single and double precisions of IEEE754 standard. The proposed convertor supports conversions between floating point number single/double precision and signed fixed point number(32bits/64bits) as well as conversions between signed integer(32bits/64bits) and floating point number single/double precision and conversions between floating point number single and double precisions. We defined a new internal format to convert various input types into one type so that overflow checking could be conducted easily according to range of output types. The internal format is similar to the extended format of floating point double precision defined in IEEE754 2008 standard. This standard specifies that minimum exponent bit-width of the extended format of floating point double precision is 15bits, but 11bits are enough to implement the proposed converting unit. Also, we optimized rounding stage of the convertor unit so that we could make it possible to operate rounding and represent correct negative numbers using an incrementer instead an adder. We designed single cycle data path and 5 cycles data path. After describing the HDL model for two data paths of the convertor, we synthesized them with TSMC 180nm technology library using Synopsys design compiler. Cell area of synthesis result occupies 12,886 gates(2 input NAND gate), and maximum operating frequency is 411MHz.

• Proceedings of the Korea Water Resources Association Conference
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• 2011.05a
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• pp.121-121
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• 2011

도시유역 물순환 해석 모형(Catchment hydrologic cycle Analysis Tool, CAT)은 기존의 개념적 매개변수 기반의 집중형 수문모형과 물리적 매개변수 기반의 분포형 수문모형의 장점을 최대한 집약하여, 도시유역 개발 전/후의 장/단기적 물순환 변화특성을 정량적으로 평가하고 물순환 개선시설의 효과적인 설계를 지원하기 위한 물순환 해석 모형이다. 이 모형은 수문학적으로 균일하게 판단되는 범위를 소유역으로 분할하여 지형학적 요인에 의한 유출 특성을 객관적으로 반영할 수 있으며, 개발 공간 단위별로 침투, 증발, 지하수 흐름 등의 모의가 가능하도록 하는 링크-노드 방식으로 개발되었다. 모형의 UI(User Interface)는 사용자가 손쉽게 모형을 적용/관리하고, 여러 시나리오를 동시에 효과적으로 모의하여 분석할 수 있도록 설계되었다. 또한, 모든 입/출력 자료를 엑셀이나 텍스트 형식과 연동되도록 하여 프로젝트별 매개변수 관리가 용이하도록 개발하였다. 특히 본 모형에서는 사용자의 목적에 맞는 다양한 물순환 개선시설(침투시설, 저류지, 습지, 빗물저장시설, 리사이클 및 외부급수 등)의 구현 및 모의가 가능하도록 개발하였다. CAT은 수자원의지속적확보기술개발사업(2008 ~ 2011)의 연구 성과로서 한국건설기술연구원에서 개발하였다. 2008년 말에 모형의 기본구조가 개발되었고, 2009년에는 세부 알고리즘인 증발산, 침투, 유역 유출, 지하수 유거, 하도추적 등의 모듈과 사용자 편의시스템이 개발되었다. 2010년에는 우리나라 논의 특성을 반영한 논 유출 해석 모듈 및 저류지, 침투시설, 습지, 빗물이용시설 및 하천에서의 취수와 도수 등과 같은 물순환 개선시설을 평가할 수 있는 모듈을 추가하여 개발하였으며 2010년 3월에 도시유역 물순환 해석 모형 1.0 베타 버전을 출시하였다. 2010년 12월 에는 1.0 베타 버전에 침투해석모듈(Green&Ampt, Horton), 논에서의 개량물꼬 배수, 침투녹지(Bioretention) 및 차집관거 기능을 추가하였고, 기타 GUI의 업그레이드 및 추가를 통하여 1.5 베타 버전을 출시하였다. 현재까지 여러 자연유역과 신도시 개발지역에 대한 적용을 통하여 모형의 적용성을 평가하였다. 본 연구에서는 기존의 자연유역과 신도시 개발지역 외에 농업용 저수지와 논 관개지구가 위치한 유역을 대상으로 모형의 적용성을 평가하고자 하였다. 대상유역은 농업용수 지구이며 농업수리시설의 종류와 규모가 다양할 뿐만 아니라 농촌유역으로써의 대표성을 가지고 기존의 관측자료가 풍부한 점 등을 고려하여 경기도 평택의 이동유역을 선정하였다. 이동유역은 행정구역으로는 경기도 용인시 이동면, 남사면 일원이며 서쪽은 경기도 오산시, 남쪽은 평택시, 안성시 그리고, 북쪽은 용인시와 인접하고 있다. 이동유역 내 주요시설로서 유역면적 $94.4km^2$의 이동저수지와 상류에 용덕저수지($12.41km^2$)와 미산저수지($4.39km^2$), 노곡저수지($2.00km^2$)의 3개 저수지가 위치하며 2개의 유입하천(진위천, 송전천)에 의해 이동저수지로 유입된다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.12C
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• pp.1288-1298
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• 2002

To implement elliptic curve cryptosystem in GF(2$\^$m/) at high speed, a fast divider is required. Although bit-parallel architecture is well suited for high speed division operations, elliptic curve cryptosystem requires large m(at least 163) to support a sufficient security. In other words, since the bit-parallel architecture has an area complexity of 0(m$\^$m/), it is not suited for this application. In this paper, we propose a new serial-in serial-out systolic array for computing division operations in GF(2$\^$m/) using the standard basis representation. Based on a modified version of tile binary extended greatest common divisor algorithm, we obtain a new data dependence graph and design an efficient bit-serial systolic divider. The proposed divider has 0(m) time complexity and 0(m) area complexity. If input data come in continuously, the proposed divider can produce division results at a rate of one per m clock cycles, after an initial delay of 5m-2 cycles. Analysis shows that the proposed divider provides a significant reduction in both chip area and computational delay time compared to previously proposed systolic dividers with the same I/O format. Since the proposed divider can perform division operations at high speed with the reduced chip area, it is well suited for division circuit of elliptic curve cryptosystem. Furthermore, since the proposed architecture does not restrict the choice of irreducible polynomial, and has a unidirectional data flow and regularity, it provides a high flexibility and scalability with respect to the field size m.