• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1760-1761
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• 2011

원자력발전기술원은 발전정지 관련계통 제어케비넷 내에 장착된 제어용 기기들의 다중화 설계변경 활동을 지원하고 관련 기기의 배선상태 등의 육안점검을 통해 취약성 여부를 최종 확인하기 위하여 국내 Westinghouse형 원전 계측제어 케비넷 점검을 수행하였다. 또한 관련 설계변경에 대한 신뢰도평가 기술지원도 함께 수행하여 해당 설계변경이 설비의 신뢰도 향상에 효과가 있는지를 정량적으로 평가하고자 하였다. 이에 따라 원자로냉각재펌프(RCP, Reactor Coolant Pump) 제어 채널의 다중화 개선에 대하여 설계변경 전후의 기기 배열 변화에 따른 계통 신뢰도 변화를 대표유형 기기의 고장률에 근거하여 분석하였다. 고장수목을 이용하여 설계변경 전후의 RCP 고장정지로 인한 발전정지를 유발하는 고장조합을 도출하고, 고장정지 확률 변화를 정량화 하였다. 또한 기기 보호 측면에서 펌프 보호를 위한 신호를 출력하지 못하는 경우를 정량화하여 이를 비교하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.25 no.2
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• pp.102-108
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• 1988

In this paper, a channel routing algorithm which considers cycle problem is proposed. The requirements of routing is given by pin numbers which imply interconnections between a upper block and lower block of the channel. Output is represented by interconnections among equipotential pins. When input is given, the algorithm constructs a channel representation graph and makes weight of each net. And then it checks cycle and finidhes the routing. If the cycle is detected, it finds path with maze routing. This algorithm have coded in C language on IBM-PC /AT. If cycle is not detected, the results are near optimal values. If it is detected, routing is possible as well.

• Journal of the Korean Institute of Telematics and Electronics
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• v.23 no.4
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• pp.550-556
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• 1986

This paper proposes a two-layer channel routing algorithm using the division of signal nets in LSI/VLSI layout design. To solve the vertical constraint problem, the doglegging method is used. Although signal net division and the dogleg are used, the routing is accomplished within local channel density and the increase in vias is repressed by assining the vertical segments to the metal layer and the horizontal segments to the poly layer. The algorithm was implemented on a VAX 11/780 computer. The effectiveness of the proposed algorithm is proved by appling this algorithm to Deutch's difficult example.

• Journal of the Korean Society for Nondestructive Testing
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• v.24 no.5
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• pp.494-498
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• 2004

Fire accidents often happen in large buildings because large buildings are equipped with heavy electrical wiring and piping. When fire is to be occurred in those buildings, it is very dangerous to People and building structures. Therefore, multi-point wireless temperature sensors for large buildings are necessary in order to detect fire in the early time and thus to minimize the loss. A wireless device was composed of the transmitter and receiver. The specification of this device was as follows: 915MHz of transmitted frequency, 4 channels, 9600bps of the transmitted speed, and 10mW of the transmitted power. We confirmed through experiment that the temperature was well sensed and fire location was determined by the 4 channel sensors of the developed sensor system.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.20 no.11
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• pp.1130-1137
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• 2009

This paper proposes a new clock routing design for suppressing clock harmonic effects in a Printed Circuit Board (PCB) for a terrestrial Digital Multimedia Broadcasting(DMB) system. Typical crystal reference frequencies that are widely used in DMB tuners are 16.384 MHz, 19.2 MHz, 24.576 MHz. When the high-order harmonic components of these reference frequencies fall near the RF channel frequencies, receiver sensitivity of the tuners is seriously degraded. In this work, we propose a new clock routing design in order to address the clock harmonic coupling issue. The proposed design incorporates two inductors for isolating the clock ground from the main ground, and adopts a new strip line-style routing instead of the conventional microstrip line style routing to minimize the overlap area with the main ground. As a result, the RF sensitivity of the T-DMB tuner is improved by 2 dB.

• Journal of the Institute of Convergence Signal Processing
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• v.7 no.2
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• pp.81-86
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• 2006

In this paper, a new process detection circuit is proposed. The proposed process detection circuit compares a long channel MOS transistor (L > 0.4um) to a short channel MOS transistor which uses lowest feature size of the process. The circuit generates the differential current proportional to the deviation of carrier mobilities according to the process variation. This method keep the two transistor's drain voltage same by implementing the feedback using a high gain OPAMP. This paper also shows the new design of the simple high gam self-biased rail-to-rail OPAMP using a proposed self-biased super MOS composite circuit. The gain of designed OPAMP is measured over 100dB with $0.2{\sim}1.6V$ wide range CMR in single stage. Finally, the proposed process detection circuit is applied to a differential VCO and the VCO showed that the proposed process detection circuit compensates the process corners successfully and ensures the wide rage operation.

• ETRI Journal
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• v.11 no.4
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• pp.105-118
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• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.22 no.3
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• pp.60-67
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• 1985

A new glut bel routing technique for gate array is described in this paper. In former global routers the position of pins is considered to be in the center of the cell. So it is impossible to exactly estimate the number of signal lines passing through each channel. As a result, an overflow occurs and the overflow violates 100% wiring in detailed routing pro-cesses. Besides this, there are some problems in former global routers, for example, design time and cost, etc. This paper proposed a new algorithm in which pins ordering is considered to solve these problems. Using this algorithm, a global router is developed. Program experiments show the efficiency of the proposed algorithm.

• Information and Communications Magazine
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• v.23 no.8
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• pp.35-42
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• 2006

최근 광대역 서비스에 대한 소비자들의 욕구가 차츰 증가하고 있고 대상콘텐츠도 데이터와 음성 및 비디오까지 포함된 멀티미디어 서비스로 변화함에 따라, 통신서비스 제공업체들은 이에 대한 해결책을 찾는 것이 지상과제가 되었다. xDSL, 케이블 모뎀, 광랜 등 엑세스 네트워크가 잘 발달되어 있는 국내에서도 멀티미디어 서비스의 최종 수신 장치가 될 TV, PC, 오디오 기기 및 전화기 등에까지 네트워크를 연결하기 위해서는 댁내에서 또 다른 홈 네트워크를 구성해야 하는 상황이다. 이러한 홈 네트워크를 가능하게 하는 기술로는 홈 RF, 무선랜, 블루투스 등 무선 홈 네트워크 기술과 IEEE1394, 이더넷, 홈 PNA, 전력선통신과 같은 유선 홈 네트워크 기술로 나눌 수 있다. 무선 홈 네트워르 기술의 경우, 댁내에서의 반사와 감쇄 등의 영향에 의한 음영지역이 존재하는 단점이 있고 또 RF단을 구현해야 하므로 시스템 가격이 올라가게 된다. IEEE1394, 이더넷, 홈 PNA 같은 유선 홈 네트워크기술의 경우에는 댁내 통신을 위해 새로운 선을 포설해야 하는데 이를 위해서는 막대한 시설 투자비가 들어가게 된다. 이 막대한 투자비는 홈 네트워크 구축에 많은 시간이 걸리게 하는 요인이 될 뿐만 아니라, 일반 사용자들이 서비스를 이용하기에는 가격적으로 부담스럽게 된다. 전력선통신 (PLC: Power Line Communication) 은 전기를 공급하는 전력선에 흐르고 있는 상용주파수 50/60Hz의 저주파 전력신호에 고주파 신호를 활용하여 데이터를 실어 나르는 통신기술이다. 집안 곳곳 이미 포설되어 있는 전력선이 이미 하나의 네트워크를 구성하고 있기 때문에 번거롭고 값비싼 추가 배선작업 없이 바로 네트워킹이 가능하다. 이와 같은 이유로 고속 PLC는 설치 용이성, 접근성, 속도 및 비용부분 등에서 경쟁기술에 비하여 여러 장점을 가지고 있다. 젤라인은 국내 전력선통신 표준을 만족하는 24Mbps 고속 전력선통신 칩을 기반으로 다양한 전력선 채널환경 하에서 최적의 통신을 보장하는 전력선 통신시스템을 제공하고 있으며, 이를 소개하고자 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.7
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• pp.44-51
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• 2008

A stereo audio digital-to-analog converter (DAC) with a power amplifier using asymmetric pulse-width modulation (PWM) is presented. To adopt class-D amplifier mainly used in high-power audio appliances for head-phones application, this work analyzes the noise caused by the inter-channel interference during the integration and optimizes the design of the sigma-delta modulator to decrease the performance degradation caused by the noise. The asymmetric PWM is implemented to reduce switching noise and power loss generated from the power amplifier. This proposed architecture is fabricated in 0.13-mm CMOS technology. The proposed audio DAC including the power amplifier with single-ended output achieves a dynamic range (DR) of 95-dB dissipating 4.4-mW.