• 전기전자학회논문지
• /
• 제10권1호
• /
• pp.10-15
• /
• 2006

본 논문에서는 기준동작 클럭없이 데이터만으로 구현되는 반주기의 4x 오버샘플링 위상/주파수검출기를 이용한 클럭 데이터 복원회로에 대하여 서술하였다. 위상 및 주파수검출기는 4x 오버샘플링 기법을 이용하여 설계되었다. 위상검출기는 뱅뱅 제어방법에 의해, 주파수검출기는 로테이션방법에 의해 동작한다. 위상 및 주파수 검출기로부터 발생된 6개의 신호들은 전하펌프로 들어갈 전하량을 결정한다. VCO단은 4개의 차동 지연단으로 구성되고 8개의 클럭신호를 생성한다. 제안된 회로는 공급전압 1.8V, 0.18um MOCS 공정으로 설계 시뮬레이션되었다. 제안된 구조의 PD와 FD를 사용하여 25%의 넓은 트래킹 주파수 범위를 가진다.

• 한국음향학회지
• /
• 제28권4호
• /
• pp.401-407
• /
• 2009

본 논문에서는 주파수 영역에서의 가우시안 혼합 모델 (Gaussian Mixture Model, GMM) 기반의 새로운 동시통화 검출 (Double-talk Detection, DTD) 알고리즘을 제안한다. 구체적으로 주파수 영역에서의 음향학적 반향억제 (Acoustic Echo Suppression, AES)를 위한 동시 통화 검출 알고리즘을 구성하기 위해 기존의 시간 영역에서의 동시통화 검출에 사용되는 상호 상관계수를 이산 푸리에 변환을 통해 16개 채널의 주파수 영역으로 변환하였다. 이러한 주파수 영역에서의 상호 상관계수를 GMM의 보다 효과적인 구성을 위해 통계적 분류 특성에 근거하여 우수한 7개를 선별하였다. 본 논문은 이러한 특징 벡터로 패턴인식에서 우수한 성능을 보이는 GMM을 구성하였으며 원단화자만 있는 구간, 동시통화 구간, 근단 화자만 있는 구간을 우도 (Likelihood) 비교에 따라 분류함으로써 별도의 원단 화자 신호에 대한 음성 검출기 (Voice Activity Detector, VAD)의 사용 없이 잡음환경과 반향 경로 변화에서 강인한 동시통화 검출 알고리즘을 제안한다. 다양한 실험 결과 제안된 방법은 기존의 상호 상관계수를 고정된 문턱 값과 가부 비교하여 동시 통화 구간을 검출하는 hard decision 방법에 비해 검출 오류 확률 (Detection Error Probability)을 비교한 결과 우수한 성능을 보였다.

• 한국군사과학기술학회지
• /
• 제23권5호
• /
• pp.516-522
• /
• 2020

In this paper, the frequency detector which detects the clock frequency of the embedded system is proposed and analyzed. The proposed frequency detector is consisted of filter and peak voltage detector. The clock signal is converted from square wave to triangular wave by the filter. The peak voltage of the triangular wave is determined according to the frequency response of filter. The peak voltage detector detects and holds the peak voltage of the signal. Moreover, the proposed clock frequency detector can detect the frequency within 1ms and it gives guarantee of real-time operation.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 1999년도 전력전자학술대회 논문집
• /
• pp.514-517
• /
• 1999

산업 현장에서 널리 사용되고 있는 권선형 유도전동기의 완전한 벡터제어를 속도 검출기를 사용하지 않고 슬립 주파수를 추정하여 구현할 수 있는 알고리즘을 제안했다. 기존의 센서리스 벡터제어 알고리즘의 전동기의 저항의 변동에 대하여 아주 민감하지만 본 논문에서 제안된 알고리즘은 여자 전류 및 슬립주파수 측정에 전동기 2차 저항을 필요로 하지 않아 전동기 정수 변동으로 인한 벡터제어의 불완전함을 제거했다. 시뮬레이션을 통하여 제안된 알고리즘의 우수한 특성과 그 타당성을 확인을 하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 하계학술대회 논문집 A
• /
• pp.564-566
• /
• 2003

전력 계통에서 안정한 전력을 공급하는 것은 매우 중요하다. 전력 계통의 오류는 전압 및 주파수를 감시함으로써 검출 가능하다. 본 논문에서는 디지털 위상 고정 루프를 이용한 전력 계통의 주파수 측정 장치를 제안하고 이를 구현한 결과를 제시하고자 한다. 제안한 주파수 측정 장치는 위상 고정 루프의 기본요소로 구성된다. 위상분별기는 배타적 논리연산을 통해 위상오차를 검출하고 위상의 앞섬 및 뒤짐의 검출이 가능하도록 설계하였으며, 전력 계통의 주파수 동특성을 고려해서 3차의 루프 필터를 설계하였다. DCO는 출력 주파수의 분해능을 고려하여 입력 신호를 정확하게 추정할 수 있도록 설계하였다. 제안한 주파수 측정 장치의 성능을 검증하기 위하여 모의실험을 통해 주파수 변동량의 측정 범위 및 정확도를 검토하였으며, FPGA와 CPU를 포함하는 하드웨어를 구현하였다. FPGA에는 Verilog HDL로 디지털 위상 고정 루프의 위상분별기와 DCO를 구현하였으며 루프필터는 소프트웨어로 구현하였다. 제안한 디지털 위상 고정 루프의 성능 검증을 위해 정밀한 함수 발생기의 출력을 인가한 후 출력 주파수를 측정한 결과 및 전력 계통에 대한 실험 결과를 제시하였다.

• 한국전자파학회논문지
• /
• 제28권12호
• /
• pp.941-947
• /
• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 한국음향학회지
• /
• 제27권8호
• /
• pp.443-449
• /
• 2008

이동통신에서 배경잡음이 존재하는 실제 환경에서 음성신호처리의 가장 중요한 이슈중의 하나는 강인한 음성검출기를 설계하는 것이다. 상대적으로 간단하면서도 성능이 우수하여 대표적인 음성검출기로 사용되는 통계적모델기반 기법은 각 주파수 채널별 우도비를 이용하여 음성검출 검출식을 만들어내는 방식이다. 최근, 변별적 가중치 학습 (discriminative weight training)을 이용하여 주파수 체널별 가중치가 인가된 우도비를 이용한 음성검출 결정식을 갖는 음성검출기가 제안 되었으며 상대적으로 우수한 성능을 보였다. 본 연구에서는 기존의 변별적 가중치 학습의 입력벡터에 이전프레임의 결정식을 궤환구조형태를 바탕으로 추가하는 새로운 방식을 제안한다. 제안된 기법은 비정상 (non-staionary) 잡음 환경에서 객관적인 방법을 통해 상호비교 분석되었으며 결론적으로 우수한 성능을 보였다.

• 전기전자학회논문지
• /
• 제26권4호
• /
• pp.714-721
• /
• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 전기전자학회논문지
• /
• 제16권4호
• /
• pp.322-327
• /
• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 한국통신학회논문지
• /
• 제25권11B호
• /
• pp.1858-1863
• /
• 2000

본 논문에서는 SPD(Sampling Phase Detector)를 이용한 위상고정 방법의 무선 CATV용 위상 고정 유전체 공진 발진기(PLDRO)를 설계·제작하였다. 이 발진기는 하이브리드 형태인 12.875 GHz의 VCDRO(Voltage Controlled Dielectric Resonator Oscillator)와 완충 증폭기, 방향성 결합기, 주파수 체배기, 샘플링 위상 검출기, 루프 필터, 기준 주파수 발진기, VHF 증폭기로 구성되어 있다. 위상 고정 유전체 공진 발진기의 발진출력은 25.75 GHz에서 1.17 dBm, 기본주파수 억압 -27.83 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 위상잡음은 -101.7 dBc/Hz @ 100KHz로 측정되었다.