• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.820-822
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• 2005

본 논문에서는 16비트 혹은 32비트 고정 소수점 연산을 지원하는 디지털 신호처리 기능을 강화한 명령어 축소형 마이크로프로세서를 설계하였다. 설계한 마이크로프로세서는 명령어 축소형 마이크로 아키텍쳐의 표준에 따라서 범용 마이크로프로세서의 기능과 디지털 신호처리 프로세서의 기능을 함께 갖추고 있다. 산술연산기능 유닛, 디지털 신호처리 유닛, 메모리 제어 유닛으로 구성되어 있으며, 이 연산 유닛들이 병렬적으로 수행되어 디지털 신호처리 명령이나 로드/스토어 명령어의 지연된 시간을 보상할 수 있게 설계되었다. 이 연산유닛들을 병렬적으로 동작하게 함으로써 5단계 파이프라인의 구조로 고성능 마이크로프로세서를 구현하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.12-14
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• 2014

하드웨어가 해저드(hazard) 검출을 지원하지 않는 멀티이슈 VLIW 프로세서의 성능을 높이기 위해서는 컴파일러가 명령어 의존성과 하드웨어 자원의 제약을 지키는 범위 안에서 최대한 명령어수준 병렬성(ILP)을 활용하는 것이 중요하다. 기본 블록(basic block) 스케쥴링은 Branch 등 제어 흐름(control flow)의 경계를 넘어선 스케쥴링을 행하지 않아 그 효과가 제한적이다. 소프트웨어 파이프라이닝(software pipelining)은 루프(loop)의 경계를 허물어 여러반본(iteration)의 명령어가 동시에 수행되도록 하는 것으로 모듈로 스케쥴링(modulo scheduling)은 그 중에 한 범주의 스케쥴링 기법들을 일컫는다. 본 연구에서는 그 중 한가지인 스윙 모듈로 스케쥴러(swing modulo scheduler)[1]를 구현하여 그 효과를 알아보고자 한다.

• 한국인터넷방송통신학회논문지
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• 제19권1호
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• pp.239-245
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• 2019

RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.

• 한국통신학회논문지
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• 제18권10호
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• pp.1495-1507
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• 1993

본 논문에서 마이크로프로그램 제어방식을 이용하여 CDP(Compact Disc Player)에서 사용되는 RS 부호(Reed-Solomon code)의 복호기를 설계하였다. 사용한 복호방법은 Newton 항등식들로 부터 얻어진 연립방정식들을 이용하여 오류위치다항식의 계수들을 구하고, C2(외부호)복호에서의 소실데이타 개수를 확인한다. 또한 C2복호에서 소실데이타 값들을 C1(내부호)복호 결과와 신드롬들을 이용하여 구한다. 이와 같은 복호방법을 이용하여 4개의 소실정정까지 할 수 있도록 해서 오류정정능력을 높였다. 설계한 복호기는 오류정정에 필요한 GF(28)상에서 연산을 수행할 수 있는 복호연산기와 프로그램 ROM을 가지고있는 복호제어기 띤 마이크로명령어(microinstruction)들로 구성된다. 마이크로명령어들을 이용하여 RS부호의 복호 알고리즘을 프로그램할 수 있으며, 성능향상이나 다른 용도에 사용하기 위해서는 프로그램 ROM만 바꾸면 가능하므로 간편하다. 본 논문에서 설계한 복호기는 Verilog HDL의 Logic Level Modeling을 이용하여 구현했으며, 설계된 복호기에서 각 마이크로명명령어들은 14비트(=1 word)이고, 프로그램 ROM의 크기는 360 word이다. 또한 C1과 C2를 모두 복호하는데 걸리는 최대시간은 424 clock-cycle이다.

• 전자공학회논문지CI
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• 제43권4호
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• pp.23-30
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• 2006

본 논문은 $LiNbO_3$ 광스위칭 소자를 이용한 광컴퓨터 시스템인 SPOC(Stored Program Optical Computer)의 제어 동작의 문제점을 개선한 회로를 설계하고 검증한다. SPOC의 메모리는 DLM(Delay Line Memory) 구조이고, 오퍼런드가 필요 없는 명령어도 메모리 접근 과정을 수행하기 때문에 메모리 접근에 많은 시간이 소요되는 문제점이 있다. 또한 원하는 연산만을 선택하여 수행할 수 없기 때문에 산술논리장치에서 불필요한 연산이 많이 수행된다. 따라서 본 논문에서는 오퍼런드를 찾기 전에 미리 명령어를 해독함으로써 오퍼런드가 필요 없는 명령어의 메모리 접근을 제거하도록 회로를 개선한다. 또한 산술논리장치내의 모든 연산회로에 오퍼런드를 보내지 않고 특정 연산회로에만 오퍼런드를 보냄으로써 불필요한 연산을 줄인다. 그리고 DIR(Dual Instruction Register) 구조를 제시하여 전체 프로그램의 실행시간을 최소화한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권3호
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• pp.277-288
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• 2002

본 논문에서는 다양한 응용을 위한 스마트카드 운영체제 시스템의 설계 및 구현 방법에 관해 기술한다. 스마트카드는 마이크로프로세서와 메모리를 가지는 독립적인 시스템인데, 전자 상거래와 전자화폐 등의 높은 보안성을 요구하는 다양한 응용에 사용될 수 있다. 스마트카드 운영체제는 스마트카드 기동의 베이스를 제공하고, 응용 프로그램을 제어하고 감독하는 역할을 수행한다. 스마트카드 운영체제가 EEPROM에 다양한 응용을 지원하기 위한 파일시스템을 생성하여 제어하여야 하고, 외부 장치와의 명령어 및 메시지를 통신할 수 있어야 하고, 명령어의 처리 및 응답 메시지를 생성할 수 있어야 하고, EEPROM에 파일 보안과 통신상의 보안 기능을 제공하여야 한다. 따라서, 본 논문에서는 카드와 터미널간의 인증(authentication), 다양한 응용을 위한 세션(session) 인증, 명령어 처리, 보안성 유지 등의 기능을 수행하는 스마트카드 운영체제 시스템을 설계하고 구현한다.

• 한국산업정보학회논문지
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• 제3권1호
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• pp.175-181
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• 1998

비트 슬라이스 소자들은 이용하여 마이크로프로세서를 설계할 때 마이크로프로그램 제어 방식이 효과적이다. 이 때 설계자는 효과적이고 경제적인 마이크로프로그램 개발 환경을 한다. 마이크로프로그래밍 시간과 비용을 줄이기 위한 체계적인 마이크로프로그램 개발 환경을 마련하기 위해서 ,본 논문에서는 마이크로코드를 생성하는 마이크로명령어 정의어를 제안하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1997년도 추계학술대회 발표논문집:21세기를 향한 정보통신 기술의 전망
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• pp.117-126
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• 1997

비트 슬라이스 소자들을 이용하여 마이크로프로세서를 설계할 때 마이크로프로그램 제어방식을 채택한다. 이때 설계자는 효과적이고 경제적인 마이크로프로그램 개발 환경을 필요로 한다. 마이크로프로그래밍 비용을 최소화시키는 체계적인 마이크로프로그램 개발 환경을 마련하기 위해서, 본 논문에서는 마이크로프로그래밍 과정을 단계별로 고찰하여 마이크로프로그램 특성상 하드웨어와 밀접한 관계를 유지하며 효과적인 마이크로코드를 생성하는 마이크로명령어 정의어를 제안하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.163-166
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• 2000

본 논문은 CD-ROM Title 컨텐츠의 검색과 제어를 위한 음성인식 시스템 개발을 목적으로 한다. 인식명령어는 학교 졸업앨범 또는 회사홍보용 CD-ROM Title컨텐츠의 타이틀(상품안내, 회사소개, 업무실적 등)로 구성된다. 모델은 지속시간을 고려한 DMS 모델, 인식은 OSDP를 사용하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1993년도 한국자동제어학술회의논문집(국내학술편); Seoul National University, Seoul; 20-22 Oct. 1993
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• pp.1012-1017
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• 1993

In this paper, the instruction set and the architecture of a RISC processor for programmable logic controller is suggested. From the measurement of existing programs, the characteristics of ladder instructions are analyzed. The instruction set is defined so that the existing ladder program can be reused with simple translation. Because bit instructions controls the behavior of word instructions, the processor suits for high level language like SFC. Simulations show that the PLC with the suggested processor is twenty times faster than the PLC with the multi-purpose microprocessor.