• 전기전자학회논문지
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• 제23권3호
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• pp.1068-1076
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• 2019

오늘날 우리가 사용하고 있는 대부분의 전자제품에는 마이크로 컨트롤러가 내장되어 있으며, 이를 내장한 미니컴퓨터를 임베디드 시스템이라고 한다. 이러한 소규모 환경에서는 마이크로 컨트롤러에 응답성이 매우 중요한데 본 논문에서는 마이크로 컨트롤러에 기본적인 입출력 제어, 타이머/카운터 인터럽트 동작원리 및 이해에 대한 내용과 더불어 마이크로 컨트롤러 내의 플래시메모리에 각 프로그램 실행 루틴인 메인 루틴 및 인터럽트 서비스루틴에 대한 특징 및 프로그램 실행 순서를 컨트롤하여 처리율과 레이턴시를 개선하는 프로그램 로직을 제안하고 있다. 본 논문에서의 하드웨어 시뮬레이션은 아트멜사와 마이크로칩사에서 출시한 ATmega128과 PIC16F877A 마이크로 컨트롤러를 이용하여 검증이 실시되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제12권1호
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• pp.1-8
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• 2023

SSD는 이미 할당된 페이지에 대한 제자리 덮어쓰기가 불가능하므로 쓰기 연산이 있을 때마다 새로운 클린 페이지로의 대체가 필요하다. 이 문제를 지원하기 위해 SSD는 운영체제의 파일시스템에서 관리하는 논리 페이지를 현재 할당된 물리 페이지로 매핑하는 플래시 변환 계층인 FTL을 내부에 둔다. 쓰기 연산으로 버려진 SSD 페이지는 초기화 작업을 거쳐 재활용되어야 하는데, 그 횟수에 제한이 있기 때문에 FTL은 기본인 페이지 매핑 기능 외에 쓰기 횟수를 줄일 수 있는 캐시 기능을 제공한다. 이 연구에서는 쓰기 횟수를 줄이기 위한 FTL의 캐시 방법론에 집중하여 관련된 알고리즘들을 분석하고, 쓰기 전용 캐시 전략을 제안한다. 시뮬레이터를 사용하여 쓰기 전용 캐시를 실험한 결과 최대 29%의 개선 효과를 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2010년도 한국컴퓨터종합학술대회논문집 Vol.37 No.1(B)
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• pp.241-244
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• 2010

최근 주목을 받고 있는 디지털교과서를 위해 제안되었던 대부분의 연구 결과는 플래시 기반으로 구성되거나, 전용 클라이언트를 설치해야 하는 등 교과서의 본질에 충실하지 못한 문제를 가지고 있었다. 본 논문에서는 교과서의 본질에 충실하고, 학교에서는 물론이고 집에서도 사용 가능한 e-교과서 구현을 위해 전자책 표준 가운데 전 세계적으로 가장 널리 사용 중인 e-Pub 표준을 적용하고자 하였다. XML 기반의 e-Pub 표준 적용을 위해 초등학교 국어, 영어, 수학 교과서를 분석하였으며, 과목 별로 상이한 구조 표현을 위해 최소한의 요소(element)를 정의함으로써, 저자 별, 과목 별 구조적 특성을 자유롭게 반영할 수 있도록 하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 춘계학술발표대회
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• pp.67-68
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• 2015

전기전자, 정보통신 등 디지털/정보화 시대를 주도하는 산업의 핵심제품으로 혁신적 방식으로 기존의 전기신호처리 및 정보기억 기능을 대체할 새로운 메모리 반도체 개발기술이 요구되고 있다. 반도체 소자를 이용하여 디지털 정보를 기억하는 소자 가운데 기존의 DRAM과 플래시 메모리를 발전시켜 새로운 물질이나 구조를 사용하는 반도체 정보기억 소자 개발 기술이 필요하다.

• 한국전기전자재료학회논문지
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• 제15권10호
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• pp.831-837
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• 2002

Scaled SONOS transistors have been fabricated by 0.35$\mu\textrm{m}$ CMOS standard logic process. The thickness of stacked ONO(blocking oxide, memory nitride, tunnel oxide) gate insulators measured by TEM are 2.5 nm, 4.0 nm and 2.4 nm, respectively. The SONOS memories have shown low programming voltages of ${\pm}$8.5 V and long-term retention of 10-year Even after 2 ${\times}$ 10$\^$5/ program/erase cycles, the leakage current of unselected transistor in the erased state was low enough that there was no error in read operation and we could distinguish the programmed state from the erased states precisely The tight distribution of the threshold voltages in the programmed and the erased states could remove complex verifying process caused by over-erase in floating gate flash memory, which is one of the main advantages of the charge-trap type devices. A single power supply operation of 3 V and a high endurance of 1${\times}$10$\^$6/ cycles can be realized by the programming method for a flash-erased type EEPROM.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.54-57
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• 2002

In this study, a new programming method, to minimize the generation of Si-SiO$_2$ interface traps of scaled SONOS flash memory as a function of number of program/erase cycles has been proposed. In the proposed programming method, power supply voltage is applied to the gate, forward biased program voltage is applied to the source and the drain, while the substrate is left open, so that the program is achieved by Modified Fowler-Nordheim (MFN) tunneling of electron through the tunnel oxide over source and drain region. For the channel erase, erase voltage is applied to the gate, power supply voltage is applied to the substrate, and the source and drain are open. A single power supply operation of 3 V and a high endurance of 1${\times}$10$\^$6/ prograss/erase cycles can be realized by the proposed programming method. The asymmetric mode in which the program voltage is higher than the erase voltage, is more efficient than symmetric mode in order to minimize the degradation characteristics of scaled SONOS devices because electrical stress applied to the Si-SiO$_2$ interface is reduced by short programming time.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.25-32
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• 2011

MLC NAND flash memory에서 cell간의 기생 커패시턴스 커플링으로 인해 발생하는 CCI에 의한 data error를 개선하기 위한 알고리듬을 제안하였다. 종래의 victim cell 주변 8-cell model보다 에러보정 알고리듬에 적용이 용이한 3-cell model을 제시하였다. 3-cell CCI model의 성능을 입증하기 위해 30nm와 20nm급 공정의 MLC NAND flash memory의 data분포를 분석하여, 주변 cell의 data pattern에 의한 victim cell의 Vth shift관계를 확인하였다. 측정된 Vth분포 data에 MatLab을 이용하여 제안된 알고리듬을 적용하는 경우 BER이 LSB에서는 28.9%, MSB에는 19.8%가 개선되었다.

• 한국전기전자재료학회논문지
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• 제25권6호
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• pp.409-413
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• 2012

In this study, a substrate-bias assisted 2-step pulse programming method is proposed for realizing 4-bit/1-cell operation of the SONOS memory. The programming voltage and time are considerably reduced by this programming method than a gate-bias assisted 2-step pulse programming method and CHEI method. It is confirmed that the difference of 4-states in the threshold voltage is maintained to more than 0.5 V at least for 10-year for the multi-level characteristics.

• 한국전기전자재료학회논문지
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• 제21권4호
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• pp.300-304
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• 2008

A novel characterization method was investigated to estimate the trap generation during the program /erase cycles in nand flash memory cell. Utilizing Fowler-Nordheim tunneling current, floating gate potential and oxide electric field, we established a quantitative model which allows the knowledge of threshold voltage (Vth) as a function of either program or erase operation time. Based on our model, the derived results proved that interface trap density (Nit) term is only included in the program operation equation, while both Nit and oxide trap density (Not) term are included in the erase operation equation. The effectiveness of our model was tested using 50 nm nand flash memory cell with floating gate type. Nit and Not were extracted through the analysis of Program/Erase speed with respect to the endurance cycle. Trap generation and cycle numbers showed the power dependency. Finally, with the measurement of the experiment concerning the variation of cell Vth with respect to program/erase cycles, we obtained the novel quantitative model which shows similar results of relationship between experimental values and extracted ones.

• 한국전기전자재료학회논문지
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• 제20권12호
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• pp.1017-1021
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• 2007

To implement tera bit level non-volatile memories of low power and fast operation, proving statistical reproductivity and satisfying reliabilities at the nano-scale are a key challenge. We fabricate the charge trapping nano scaled SONOS unit memories and 64 bit flash arrays and evaluate reliability and performance of them. In case of the dielectric stack thickness of 4.5 /9.3 /6.5 nm with the channel width and length of 34 nm and 31nm respectively, the device has about 3.5 V threshold voltage shift with write voltage of $10\;{\mu}s$, 15 V and erase voltage of 10 ms, -15 V. And retention and endurance characteristics are above 10 years and $10^5$ cycle, respectively. The device with LDD(Lightly Doped Drain) process shows reduction of short channel effect and GIDL(Gate Induced Drain Leakage) current. Moreover we investigate three different types of flash memory arrays.