• Proceedings of the KIPE Conference
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• 2016.11a
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• pp.141-142
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• 2016

본 논문에서는 OBC 전원장치를 이용하여 전기 자동차의 배터리를 충전함에 있어 배터리의 셀 밸런싱을 고려한 충전 기법에 대하여 기술한다. 기존의 OBC 전원장치의 경우 배터리의 온도를 무시한 충전기법이 사용되며, 온도특성에 따라 배터리 수명이 달라지는 문제점을 발생시킨다. 따라서 배터리의 셀 밸런싱을 통해 배터리의 온도를 일정하게 유지하여 배터리 수명 연장시킨다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.55-55
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• 2010

상변화 메모리용 셀은 전류 구동형으로써 셀에 전류를 인가하였을 때 저항이 높은 상태(비정질상)과 저항이 낮은 상태(결정질상)의 두가지 특성을 갖는다. 저항이 높은 상태에서 전류나 전압을 인가하면 높은 저항을 보이다가 일정 값(threshold voltage) 이상에서 낮은 저항을 갖는 현상을 보인다. 이때 상변화물질의 종류 혹은 셀의 사이즈에 따라 threshold voltage의 차이가 나타나는데 이 값을 줄임으로서 상변화 메모리의 구동 전류의 감소에 기여할 수 있다. 본 연구에서는 스퍼터링 방법을 이용해 박막형식의 셀을 제작하여 전기적 특성을 관찰하였다. 셀은 Si 기판 위에 radio frequency power supply 와 direct current power supply를 사용해 하부전극과 상변화층, 그리고 상부전극의 순으로 증착하여 제작하였다. 상변화층은 $Ge_2Sb_2Te_5$를 사용하였고 제작된 셀은 scanning electon microscope(SEM)를 이용하여 표면의 상태를 확인하였고 Keithley 4200scs를 이용하여 인가된 전류 혹은 전압에 따른 특성변화를 측정하였다.

• Proceedings of the KIPE Conference
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• 2010.07a
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• pp.422-423
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• 2010

직렬 연결된 배터리는 각 셀의 내부 화학적 특성 차이로 인해 동일 전류로 충전 및 방전 과정을 진행하여도 셀 간에 미세한 전압 차이가 발생한다. 이러한 셀 간 전압 불균형은 배터리 셀에 해로운 영향을 끼치게 되는데, 2차 전지의 경우 배터리 용량의 변화를 야기한다. 이러한 문제를 해결하기 위해서 배터리 운용 범위를 제한하는 보호회로가 있지만 보호회로는 직렬 연결된 배터리 셀 중 가장 전압이 높거나 가장 낮은 셀을 기준으로 충전과 방전 사이클을 종료시키므로 배터리 팩의 용량을 최대한으로 사용하지 못하게 하는 문제를 발생시킨다. 배터리 균등화 회로는 셀 간의 전압 차이를 줄여 배터리의 최대 용량을 사용하고자 하는 목적을 가진다. 저항을 기반으로 하는 수동적인 방법과는 달리 스위칭 소자를 이용하는 능동적인 방법에서는 스위칭으로 인해 입출력 전압 변동이 발생하여 컨버터 내부에 흐르는 전류가 수시로 변하는 문제가 생긴다. 위 문제를 해결하기 위한 방법으로 본 논문에서는 배터리 균등화 회로에 전하 제어(Charge control)기법을 제안하고, 그에 따른 회로 설계 요소를 제시한다.

• Proceedings of the KIPE Conference
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• 2010.07a
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• pp.224-225
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• 2010

직렬로 연결된 리튬 이온 배터리의 안전성을 보장하고 배터리 수명을 늘리기 위해서 셀 전하 균일 회로가 필요하다. 하지만 기존의 전하 균일 회로의 경우 셀 전압을 알아내기 위한 셀 전압 센싱모듈이 필요하게 되고 이는 가격이나 부피적인 측면에서 불리하게 되며, 만약 셀 전압 센싱 모듈을 제거 할 경우 전하 균일 성능이 크게 떨어지게 된다. 본 논문에서는 배터리 팩의 평균전압과 동일한 크기를 가지는 정류된 전압원을 이용한 자동 전하 균일 회로를 제안한다. 제안하는 자동 전하 균일 회로는 양방향 DC/DC 컨버터와 주기적이고 반복적으로 셀 선택을 하는 스위칭 블록을 이용하여 셀 전압 센싱모듈 없이도 우수한 전하 균일을 가능하도록 한다. 그리고 제안된 회로의 동작원리를 설명하고, 8셀 배터리 모듈을 이용한 실험을 통하여 회로의 동작을 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.1
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• pp.28-35
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• 2007

In this paper, an ultra low voltage SRAM design method based on dual-boosted cell bias technique is described. For each read/write cycle, the wordline and cell power node of the selected SRAM cells are boosted into two different voltage levels. This enhances SNM(Static Noise Margin) to a sufficient amount without an increase of the cell size, even at sub 1-V supply voltage. It also improves the SRAM circuit speed owing to increase of the cell read-out current. The proposed design technique has been demonstrated through 0.8-V, 32K-byte SRAM macro design in a $0.18-{\mu}m$ CMOS technology. Compared to the conventional cell bias technique, the simulation confirms an 135 % enhancement of the cell SNM and a 31 % faster speed at 0.8-V supply voltage. This prototype chip shows an access time of 23 ns and a power dissipation of $125\;{\mu}W/Hz$.

• Journal of the Korean Society of Manufacturing Technology Engineers
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• v.11 no.2
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• pp.49-57
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• 2002

본 연구에서는 전자부품의 자동조립라인에서 매우 중요한 작업인 열코킹 검사, 납땜 및 납땜검사 작업공정을 보다 더 정밀하고 유연하게 수행할 수 있도록 오프라인 프로그램에의 자동교시기능을 갖는 지능형 로봇 제어 시스템 개발에 대한 연구를 수행하였다. 카메라 백 카바등의 전자부품의 자동조립라인은 작업의 난이도가 매우 높고, 고정밀도가 요구되고, 특히, 납펌 및 납땜 불량검사 작업의 셀은 전체 작업 셀 공정중에서 가장 불량률이 높다. 따라서 본 연구는 기존의 납땜 및 검사공정 셀의 구조를 개선하여 보다 더 높은 정밀도를 유지할 수 있고, 모델 변경에 대한 유연성 향상 및 불량율의 감소를 통한 시스템의 신뢰성을 증대시키기 위한 목적으로 수행된다. 이의 실현을 위한 세부내용으로는 셀의 구조개선, 로봇의 모델교체 및 성능향상, 고정도의 납땜 및 검사 기술, 오프라인 프로그래밍 (off-line programming, OLP)을 이용한 자동교시기법을 개발하여 지능형 시스템으로 새로운 셀을 구성하고, 이를 실제 카메라 백 카바등의 전자부품 조립 라인에 설치하여 실시간 구현을 실현하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.10a
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• pp.997-999
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• 2012

Digital X-ray image detector is widely used for radiodiagnosis. Amorphous selenium has been received attention as one of the major material that confirmed photoconductor of direct methode detector. We analysis the photocurrent using 2-dimensional device simulator when blue-ray (${\lambda}=486nm$) is irradiated and high voltage is biased. We evaluate electron-hole generation rate, electron-hole recombination rate, and electron/hole distribution in the amorphous selenium. This simulation methode is helpful to the analysis of digital X-ray image detector. We expect that many applications will be developed in digital X-ray image detector using 2-dimensional device simulator.

• The Magazine of the IEIE
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• v.32 no.10 s.257
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• pp.65-70
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• 2005

강 유전체 메모리(FRAM)와 상 변화 메모리(PRAM)는 기존의 메모리들이 갖고 있는 문제점들을 해결할 수 있는 이상적인 메모리로 주목 받고 있다. 현재 FRAM과 PRAM을 구현하는데 있어서 가장 큰 어려움은 셀의 크기와 대용량이다. 따라서 신 메모리의 셀 크기를 결정짓는 중요 요소들과 이를 해결할 수 있는 공정 기술들에 대하여 살펴보았다.

• Journal of IKEEE
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• v.1 no.1 s.1
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• pp.11-18
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• 1997

By utilizing the technique to monitor the DC cell node voltages through circuit simulation, degradation of the static read operating margin In high load-resistor SRAM cell was examined, which is caused by parasitic resistances and transistor asymmetries in this cell structure. By selectively adding the parasitic resistances to an ideal cell, the influence of each parasitic resistance on the operating margin was examined, and then the cases with parasitic resistances in pairs were also examined. By selectively changing the channel width of cell transistors to generate cell asymmetry, the influence of cell asymmetry on the operating margin was also examined. Analyses on the operating margins were performed by comparing the supply voltage values at which two cell node voltages merge to a single value and the differences of cell node voltages at VDD=5V in the simulated node voltage characteristics. By determining the parasitic resistances and the transistor asymmetries which give the most serious effect on the static read-operation of SRAM cell from this analysis based on circuit simulated, a criteria was provided, which can be referred in the design of new SRAM cell structures.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.10 s.340
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• pp.1-8
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• 2005

In this paper, a FRAM design style based on PMOS-gating cell structure is described. The memory cell consists of a PMOS access transistor and a ferroelectric capacitor. Its plate is grounded. The proposed scheme employs three novel operating methods: 1) $V_{DD}$ precharged bitline, 2) negative-voltage wordline technique and 3) negative-pulse restore, Because this configuration doesn`t need the on-pitch plate control circuitry, it is effective in realizing cost-effective chip sizes. Implementation for a 2.5-V, 1-Mb FRAM prototype design in a $0.25-{\mu}m$, triple-well technology shows a chip size of $3.22\;mm^{2}$, an access time of 48 ns and an active current of 11 mA. The cell efficiency is 62.52 $\%$. It has gained approximately $20\;\%$ improvement in the cell array efficiency over the conventional plate-driven FRAM scheme.