• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.19 no.2
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• pp.174-180
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• 2008

The pulsed amplifier which switches the main supply voltage of RF amplifier according to input pulse signal has good efficiency and low noise level between pulses. And it has simple structure because it doesn't need a pulse modulator at input port. The pulsed amplifier using the conventional switching circuit has slow fall time compared to rise time. We proposed the novel switching circuit for improving the fall time of pulsed amplifier The proposed switching circuit is implemented by replacing FET of conventional circuit with BJT. As a result of appling this circuit to RF pulsed amplifier, the rise and fall time are 5.7 ns and 21.9 ns at 27 dBm output power, respectively.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.39 no.3
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• pp.201-210
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• 2002

This paper describes a 3.3 (V) low power 4 digit CMOS quaternary to analog converter (QAC) designed with a neuron MOS($\upsilon$MOS) down literal circuit block and cascode current mirror source block. The neuron MOS down literal architecture allows the designed QAC to accept not only 4 level voltage inputs, but also a high speed sampling rate quaternary voltage source LSB. Fast settling time and low power consumption of the QAC are achieved by utilizing the proposed architecture. The simulation results of the designed 4 digit QAC show a sampling rate of 6(MHz) and a power dissipation of 24.5 (mW) with a single power supply of 3.3 (V) for a CMOS 0.35${\mu}{\textrm}{m}$ n-well technology.

• Proceedings of the KIPE Conference
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• 2019.07a
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• pp.92-94
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• 2019

양방향 스위치를 가지는 Bridgeless PFC 컨버터(BBPFC)는 구조상 복잡한 플로팅 게이트 드라이버를 활용함에도 불구하고 좋은 공통모드 잡음 즉, Common-Mode (CM) 노이즈 특성과 간단한 제어 방법으로 인해 많은 브리지리스 PFC 컨버터 중에서도 고전력 응용분야에서 매우 매력적인 토폴로지이다. 이러한 BBPFC는 도통 경로 상에 위치한 정류 다이오드의 역회복 특성의 상대적인 편차를 활용하여 전력 밀도를 감소시키지 않고도 좋은 공통모드 (CM) 노이즈 특성의 확보가 가능하다. 하지만 이러한 장점을 가지는 BBPFC 구조를 고전력 서버용 전원장치분야에서 활용할 경우, 이미 등록된 특허로 인해 매우 높은 개런티를 지불해야 하므로 그 활용이 매우 제한적이다. 따라서, 본 논문에서는 이미 등록된 특허를 회피하고, 동시에 기존 BBPFC 회로가 가지는 단점인 플로팅 게이트 드라이버를 활용하는 단점을 개선하는 새로운 형태의 브리지리스 PFC 컨버터를 제안한다. 제안된 컨버터는 기존 BBPFC가 가지는 장점인 좋은 (CM) 노이즈 특성을 가지며, 동시에 높은 효율을 달성 할 수 있다. 또한 제안된 컨버터의 경우, 복잡한 플로팅 형태의 게이트 드라이버 회로가 아닌 간단한 부트스트랩 회로를 활용하여 회로를 운용할 수 있다. 더불어 제안된 컨버터는 입력의 양과 음의 주기에서 단 하나의 스위치를 사용하여 회로를 구동할 수 있기 때문에 기존회로 대비 적은 손실을 가져 높은 효율의 획득이 가능하다. 본 논문에서는 제안된 구조에 대해 하이라인 $230V_{RMS}$ 입력과 800W / 400V 출력의 조건을 적용하여 제안하는 구조의 효용성을 검증하고자 한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.8
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• pp.1741-1746
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• 2012

This paper introduces a new DC-DC voltage multiplier using a Dickson's charge pump and a modified voltage doubler. The voltage obtained from a conventional Dickson's chrage pump was reused for accelerating the voltage multiplication and the architecture of the proposed voltage multiplier would not decrease the device reliability of DMOS. The proposed 6-stage voltage multiplier generates about 33V with 3V voltage source. To evaluate the proposed voltage multiplier, simulations were performed with Magna DMOS technology. The simulated voltage multiplication agrees well with a theoretical value, therefore, this paper introduces a new fast voltage multiplier with minimum devices.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.1
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• pp.47-55
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• 2005

This work describes an 8b 240 MS/s CMOS ADC as one of embedded core cells for high-performance displays requiring low power and small size at high speed. The proposed ADC uses externally connected pins only for analog inputs, digital outputs, and supplies. The ADC employs (1) a two-step pipelined architecture to optimize power and chip size at the target sampling frequency of 240 MHz, (2) advanced bootstrapping techniques to achieve high signal bandwidth in the input SHA, and (3) RC filter-based on-chip I/V references to improve noise performance with a power-off function added for portable applications. The prototype ADC is implemented in a 0.18 um CMOS and simultaneously integrated in a DVD system with dual-mode inputs. The measured DNL and INL are within 0.49 LSB and 0.69 LSB, respectively. The prototype ADC shows the SFDR of 53 dB for a 10 MHz input sinewave at 240 MS/s while maintaining the SNDR exceeding 38 dB and the SFDR exceeding 50 dB for input frequencies up to the Nyquist frequency at 240 MS/s. The ADC consumes, 104 mW at 240 MS/s and the active die area is 1.36 ㎟.

• Proceedings of the KIEE Conference
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• 2005.11b
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• pp.102-106
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• 2005

본 논문에서는 연료전지 전원시스템에 적합한 전류형 고주파 링크 DC-AC 컨버터를 제안한다. 제안된 전류형 고주파 링크 DC-AC 컨버터는 전류형 풀-브릿지 인버터, 능동 고조파 필터, 고주파 링크 변압기, 사이클로 컨버터로 구성된다. 1차측의 전류형 고주파 풀-브릿지 인버터는 정현파 PWM에 의해 변조된 전류펄스를 영전류 스위칭과 함께 발생시키고 두 개의 양방향 스위치와 출력 필터 캐패시터만으로 구성된 사이클로 컨버터는 분리형 단상 60Hz 정현파 전압을 출력한다. 입력단에 연결된 능동 고조파 필터는 연료전지로부터 유기된 저고조파 전류를 배터리 또는 수퍼캐패시터같은 장시간의 에너지 저장장치 없이 제거한다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.3
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• pp.116-123
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• 1999

SMPS는 수위칭 소자를 이용하여 효과적으로 전력을 변환시킨다. 여기에서 가장 중요한 파라미터가 스위칭 주파수이다. 스위칭 주파수를 증가시킴에 따라 전원장치의 소형경량화가 가능하다. 그러나 기존 PWM 컨버터에서는 치명적인 단점으로 스위칭 주파수를 증가시킴에 따라 스위칭 손실 및 EMI 문제를 야기한다. 특히 SMPS의 동작은 상당히 큰 di/dt와 dv/dt에 기인한 EMI 전도성 잡음을 발생시킨다. EMI를 감소시키는 방법들로는 고전적이고 고가인 입력필터 혹은 주 전력단에 능동필터를 첨가하는 방법 등이 있어 왔다. 본 논문에서는 DC/DC 포워드 컨버터에 대해 EMI 잡음 발생원 및 잡음 경로를 분석하였다. SMPS에서 방출되는 전도성 잡음은 스위칭 주파수와 그 고주파 주파수에 집중되어 있다. 따라서 본 연구에서는 일정 출력전압에는 큰 영향 없이 스위칭 주파수를 약간씩 변조하게 되는 RPWM 제어를 통하여 전도성 잡음의 주파수 대역을 측면대역으로 분사시키어 전체 첨두치를 저감시키고, 고조파 스펙트럼을 개선할 수 있다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.951-954
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• 2003

본 논문에서는 고속. 저전력에 적합한 개방 구조를 갖는 8-비트 500Msmaples/s 2-Step ADC 를 제안하였다. 500Msmaples/s 의 고속 동작을 위해서 기존의 M-DAC을 이용한 폐쇄 구조 대신 개방형 구조를 사용하였다. 이와 더불어 저전력을 구현하기 위해서 analog-latch 를 제안하여 동적 동작을 수행시킴으로써 전력 소모를 줄였으며 , mux 의 구현 시 reset switch를 이용하여 로딩 시간을 개선함으로써 high-speed 에 적합하도록 설계하였다. 제안된 ADC 는 1-poly 6-metal 0.18um CMOS 공정을 이용하였으며 1.8V 전원 전압을 이용하여 250mW 의 전력을 소모하며 500M 샘플링 주파수에서 120MHz 신호 입력 시 7.6 비트의 ENOB를 얻을 수 있었다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.225-226
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• 2017

본 논문에서는 WBG소자인 GaN HEMT를 적용한 고전력밀도의 부스트 컨버터개발을 제안하였다. GaN HEMT는 문턱전압이 낮아 인덕턴스에 민감하므로 인덕턴스를 최소화시키는 PCB 레이아웃을 설계하였다. 입력단에 60V의 직류전원을 연결한 후, 출력 전압을 120V, 출력 전력을 100W와 200W로 고정하여 주파수에 따른 소자의 온도와 효율을 측정하였다. 주파수를 100kHz에서 1MHz까지 100kHz간격으로 변화시켜 실험하였고, 부하전력과 주파수가 커질수록 GaN HEMT의 온도가 상승하였다. 컨버터 효율은 부하전력이 100W이고, 주파수가 100kHz일 때 91.7%로 가장 낮은 효율이 나타났고, 부하전력이 200W, 주파수가 600kHz일 때 97.4%로 가장 높은 효율이 나타났다.

• Proceedings of the KIPE Conference
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• 2008.10a
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• pp.143-145
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• 2008

최근 각종 전자기기의 슬림화 추세에 따라 PDP PSU(Power Supply Unit) 또한 슬림화가 진행되고 있다. 슬림화를 위해서는 방열판과 벌크(Bulk) 커패시터, 입력단의 필터와 인덕터류, 그리고 변압기의 높이를 줄이는 것이 중요하다. 그 중에서도 변압기의 높이를 줄이는 것이 가장 큰 관건이다. 하나의 변압기를 사용할 경우 슬림화의 한계성을 가지기 때문에 적용된 변압기는 두 개의 LLT 변압기로 구성 하였으며 1차측과 2차측의 결선 방법을 통해 두 LLT변압기간의 전류 불균형 문제를 최소화 할 수 있도록 하였다. 그리고 높이 35mm 시제품을 제작하여 50HD PDP 전원에 적용시켜 검증한 결과를 나타내었다.