• 대한전자공학회논문지SD
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• 제46권11호
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• pp.16-23
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• 2009

본 논문에서는 낮은 전압 이득 특성을 갖는 증폭기를 이용한 12비트 10MS/s 파이프라인 ADC를 제안한다. 증폭기의 낮은 전압 이득 특성에 의한 MDAC의 잔류 전압 이득 오차를 보상하기 위해 기준 전압 스케일링 기법을 적용한 파이프라인 ADC 구조를 제안하였다. 증폭기 오프셋에 의한 제안하는 ADC의 성능 저하를 개선하기 위해 첫 단 MDAC에 오프셋 조정이 가능한 증폭기를 사용하였으며, 낮은 증폭기 전압 이득으로 인해 발생하는 메모리 효과를 최소화하기 위해 추가적인 리셋 스위치를 MDAC에 적용하였다. 한편, 45dB 수준의 낮은 전압 이득을 갖는 증폭기를 기반으로 구성된 시제품 ADC는 $0.35{\mu}m$ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.7LSB 및 3.1LSB 수준을 보인다. 또한 2.4V의 전원 전압과 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 62dB와 72dB이며, 19mW의 전력을 소모한다.

• 전자공학회논문지
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• 제53권9호
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• pp.54-61
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• 2016

본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일 종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준 전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일 종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2009년도 정기총회 및 추계학술대회 논문집
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• pp.225-227
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• 2009

본 논문에서는 전압형 3상 ZSI(Z-source Inverter)의 입력전압과 커패시터 충전전압을 검출하고 ZSI의 기본 정의를 이용해 지령전압에 대한 변조지수(Modulation Index)를 결정하는 방법과 출력전압 제어가 가능한 변형된 SVM(공간벡터 변조방식)으로 구성된 알고리즘을 소개한다. 제안된 알고리즘은 ZSI의 이득과 변조지수의 정의를 이용한 간단한 방법으로 변조지수를 변화시켜 출력전압을 일정하게 유지하는 방법이다. PSIM을 통하여 타당성을 입증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 추계학술대회
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• pp.28-29
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• 2011

본 논문에서는 전압이득의 한계를 가지는 기존의 부스트 컨버터의 전압이득을 높이기 위해, 입력과 출력에 결합인덕터를 추가하여 기존 부스트 컨버터의 전압이득의 한계를 극복하는 컨버터를 제안한다. 1 kW 시제품을 제작하여, 제안한 컨버터의 동작원리 및 실험 결과를 확인하고, 결론을 맺는다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.205-206
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• 2018

LLC 컨버터는 1차측 스위치의 ZVS, 2차측 다이오드의 ZCS를 만족하며 높은 Power density로 인해 여러 분야에서 각광 받고 있는 시기이다. 기존의 FHA를 통해 LLC 컨버터를 해석하여 전압이득을 구하고 이를 기반으로 설계를 하지만 실제로는 기본파 성분뿐만 아니라 고조파 성분을 포함하므로 다소 오차가 존재하게 된다. 따라서 이 논문에서는 기존의 FHA에서 반영하지 않았던 출력 캐패시터의 영향을 반영함으로써 보다 정확한 LLC 컨버터의 전압이득 곡선을 제안한다.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.61-66
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• 2007

본 논문에서는LCD (Liquid Crystal Display) source driver IC에서 사용되는 고전압 op-amp의 출력 편차를 개선하기 위하여 전압 이득을 향상한 CMOS rail-to-rail 입/출력 op-amp를 제안하였다. 제안된 op-amp는 15 V 이상의 고전압 MOSFET의 과도한 channel length modulation에 의한 전압 이득의 감소로 offset 전압이 커지는 문제를 해결하기 위하여 cascode 구조를 갖는 floating current source 및 class-AB control단을 채용하고 있다. 제안된 op-amp는 HSPICE 시뮬레이션을 통하여 전압 이득이 기존 대비 30 dB 향상됨을 확인하였으며, onset 전압은 기존 6.84 mV에서 $400\;{\mu}V$ 이하로 개선됨을 확인하였다. 또한, 제안된 op-amp가 적용된 LCD source driver IC의 실측 결과 출력 편차는 기존 대비 2 mV 향상됨을 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 추계학술대회 논문집
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• pp.56-57
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• 2012

본 논문에서는 단상 전류형 qZ-Source 인버터를 개선하여 전압이득이 확장된 단상 전류형 qZ-Source를 제안 한다. 기존의 인버터는 출력전압이 입력전압보다 작거나 같지만 제안한 인버터는 기존의 인버터보다 2배의 출력전압을 가진다. 120 W의 시제품을 제작하여 실험 검증하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.232.1-232.1
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• 2013

본 연구에서는 asymmetric과 symmetric 구조의 n채널 MOSFET 소자의 성능 평가에 관한 실험을 진행하였다. 소자의 성능 평가에 있어 아날로그 회로에서의 DC 이득은 중요한 파라미터 중 하나 이다. 따라서 본 연구에서는 gm/ID 측정법을 이용하여 각 소자의 DC 이득 특성을 분석하였다. 게이트 전압에 따른 드레인 전류-드레인 전압 특성 곡선으로부터 early voltage 값을 추출하였다. 이후 최종적으로 수치적 계산을 통해 DC 이득 값을 추출하였다. 실험 결과 asymmetric과 symmetric 소자의 경우 early voltage 값이 각각 -34 V와 -15 V였으며 따라서 DC 이득 특성 또한 asymmetric 소자의 경우가 우수한 것을 확인하였다.

• 한국전자통신학회논문지
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• 제8권10호
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• pp.1477-1483
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• 2013

연속시간 전류모드 기저대역 채널선택 필터 설계를 위하여 전류이득과 단위이득 주파수를 개선시킨 저전압 선형 캐스코드 전류모드 적분기를 제안하였다. 제안된 전류모드 적분기는 CMOS 상보형 회로로 구성된 완전 차동 형태의 입 출력단으로 구성하였으며, 여기에 캐스코드 트랜지스터를 추가시킴으로써 바이어스 단을 구성하여 선형영역에서 동작시켜 저전압 구조에 적합하도록 설계하였다. 이 때 바이어스 전압을 선택적으로 제어하여 주파수 대역이 가변될 수 있도록 설계하였다. 시뮬레이션 결과를 통해 설계한 선형 캐스코드 전류모드 적분기가 저전압 동작, 전류 이득 및 단위이득 주파수 등 모두 만족할 만한 특성을 가지고 있음을 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2010년도 하계학술대회 논문집
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• pp.363-364
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• 2010

본 논문에서는 전압형 3상 Z-소스 인버터의 전압 안정화를 위한 새로운 제어방법을 제안하였다. 제안된 방법은 전압형 3상 Z-소스 인버터의 입력전압과 Z-임피던스 망의 커패시터 인가전압을 검출하여 제어하는 방식이다. 검출된 두 전압을 이용해 동작중인 시스템의 전압이득 및 변조지수를 유도하였다. 제안된방법은 전압 안정화를 위한 전압이득 및 변조지수와의 비교연산을 통해 출력전압을 안정화 시키는 방법으로 PISM을 이용하여 출력 교류 파형 및 제어방법을 분석하였다.