• Proceedings of the KIPE Conference
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• 2010.11a
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• pp.286-287
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• 2010

계통연계 인버터 제어 시 계통 전압과 동상인 전류를 공급해 주기 위해 반드시 계통 전압의 위상 정보가 필요하다. 기존의 PLL 방법은 계통 전압에 고조파가 존재하지 않을 시에 검출된 위상 값은 정확하지만, 고조파 존재 시 정확한 위상 값을 얻을수 없다. 본 논문에서는 전차원 상태 관측기를 이용하여 기본파 성분과 고조파 성분을 분리하여 검출된 위상의 정상상태 오차를 감소시킬 수 있고, 저역통과필터를 고려한 PLL 시스템의 모델링을 이용하여 동특성을 개선하는 방법을 제안하였다. 이를 모의실험을 통하여 검증하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.25 no.6
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• pp.671-678
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• 2014

This paper presents a Ka-band FMCW sensor that has high linearity by improving a nonlinear behavior of the voltage controlled oscillator. Due to the nonlinear characteristics of the voltage controlled oscillator for the conventional method, the drift of beat frequency can cause inaccuracy and errors to the extracted results. A Ka-band FMCW signal with fast transition time could be generated by using both direct digital synthesizer and phase locked loop in this research. The implemented FMCW sensor showed very high accuracy in beat frequency through the test.

• Proceedings of the KIEE Conference
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• 2007.10c
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• pp.163-165
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• 2007

본 연구는 무전극 형광램프의 램프 이상 유무를 검출하여 램프에 이상이 발생한 경우 이를 검출하여 전자식 안정기 회로를 보호하는 방법을 제안하고 실험을 통해 검증한다. 제안된 보호회로는 램프 양단에 걸리는 전압을 검출하여 디지털 회로에서 이용할 수 있는 신호로 변환해주는 아날로그 회로부와 이 신호를 이용해 안정기 회로의 인버터 부에 공급되는 PWM 신호를 제거해 주는 디지털 회로부로 구성된다. 제안된 알고리즘은 개발 비교기 IC 소자와 EPLD를 이용해 간단한 회로로 제작되었으며, 차후 집적화에도 유리할 것으로 판단된다.

• 전기의세계
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• v.40 no.3
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• pp.57-61
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• 1991

계통에 대한 정보, 즉 구간의 부하 상태, 차단기 및 스위치들의 현 개폐상태, 그리고 고장 검출기 동작상태 등은 통신망을 통하여 중앙 제어소로 전송되어지며 계통운용의 책임을 지고 있는 오퍼레이터(operator)는 이들 정보를 근거로 하여 계통의 현 상황을 파악하여 적절한 조치를 취하게 된다. 좀 더 자세히 말하면, 먼저 고장이 발생하지 않은 평상시(normal state)에는 계통의 부하 상태를 감시하여 운전손실 및 전압강하를 최소화 하는 계통으로의 변경을 원격조정 스위치 조작을 통하여 쉽고도 신속하게 실행시킴으로써 보다 효율적이고 경제적인 계통운전을 이룩할 수 있게 될 것이다. 또한 선로에 고장이 발생했을 경우, 변전소 차단기가 트립되기 전의 고장전류를 경험하게 되는 위치에 있는 스위치의 고장 검출요소(FD)가 동작하게 되며, 이러한 고장 검출기 동작상태, 스위치들의 현 개폐 상태 및 차단기의 트립 정보등은 중앙 제어소로 전송되어지며 오퍼레이터는 이들 정보로부터 고장구간을 판별하여 원격 조정 스위칭을 통하여 고장구간을 신속히 분리시키고, 정전구역에 대하여 운전 제약 조건을 위반하지 않는 복구계획을 수립하여 실행함으로써 보다 빠른 고장 위치 판단과 사고복구를 실현할 수 있으며 수용가의 공급 지장 시간을 최대한도로 줄여 배전 계통의 공급신뢰도를 높일 수 있다. 고장 발생시 이와 같은 일련의 과정은 크게 고장 구간 판별(Fault Location Identification) 및 정전 복구(Service Restoration)로 나눌 수 있으며 각각에 대하여 다음에 기술한다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.2
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• pp.71-80
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• 1999

In this paper, a power MOSFET driver with protection circuits is designed using a 2${\mu}m$ high-voltage CMOS process. For stable operations of control circuits a power managing circuit is designed, and a voltage-detecting short-circuit protection(VDSCP) is proposed to protect a voltage regulator in the power control circuit. The proposed VDSCP scheme eliminates voltage drop caused by a series resistor, and turns off output current under short-circuit state. To protect a power MOSFET, a short-load protection, a gate-voltage limiter, and an over-voltage protection circuit are also designed A high voltage 2 ${\mu}m$ technology provides the breakdown voltage of 50 V. The driver consumes the power of 20 ~ 100 mW along its operation state excluding the power of the power MOSFET. The active area of the power MOSFET driver occupies $3.5 {\times}2..8mm^2$.

• Proceedings of the KIEE Conference
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• 2008.10c
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• pp.35-37
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• 2008

본 논문은 IPM 설계 시 인덕턴스 용량을 산정하는 방법과, 모터와 드라이브의 턴 폴트와 상 개방에 의한 고장 시 검출할 수 있는 방법을 제안하였다. IPM의 인덕턴스 용량 산정은 모터의 전압과 전압, 전류의 위상차를 이용하여 선정 하는 방법을 제시하였다. 고장 검출과 관련해서는 가장 일반적으로 많이 발생하는 코일 단락과 개방에 의한 전류의 왜곡 현상을 보기위한 실험 환경을 구성하였으며, 실험 걸과를 흥하여 전류 왜곡에 의한 고장 검출의 가능성을 제시하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.451-452
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• 2014

본 논문에서는 단상 계통연계형 컨버터의 전원 위상각을 추종함에 있어 필수적인 전압 센서의 옵셋 오차에 대한 영향을 분석하고 이를 검출 및 보상하기 위한 알고리즘을 제안하였다. 전원전압 측정에 따른 옵셋 오차는 전원 주파수의 1배 맥동을 야기하여 전원 위상각이 왜곡된다. 왜곡된 전원 위상각에 의한 좌표변환시 동기 좌표계 dq축 전류에 전원 주파수 1배의 맥동을 야기하며 이는 계통측 상전류에 직류성분과 전원 주파수 2배의 고조파 성분을 발생시키게 된다. 따라서, 본 논문에서는 전원측정시 야기되는 옵셋 오차의 영향을 분석하고 이의 검출신호로 전원 위상각 제어기의 적분출력을 선정하였다. 또한 RMS(Root Mean Square) 기법을 이용하여 옵셋 성분을 검출 및 보상하는 알고리즘을 제안하였다. 제안된 알고리즘의 성능은 시뮬레이션과 실험을 통하여 검증하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.7
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• pp.149-156
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• 2013

This paper presents a hardware edge detector of image signal at pixel level of CMOS image sensor (CIS). The circuit detects edges of an image based on a bump circuit combining with the pixels. The APS converts light into electrical signals and the bump circuit compares the brightness between the target pixel and its neighbor pixels. Each column on CIS 64 by 64 pixels array shares a comparator. The comparator decides a peak level of the target pixel comparing with a reference voltage. The proposed edge detector is implemented using 0.18um CMOS technology. The circuit shows higher fill factor 34% and power dissipation by 0.9uW per pixel at 1.8V supply.

• The Transactions of the Korean Institute of Power Electronics
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• v.6 no.2
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• pp.173-179
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• 2001

This paper represents the control algorithm of the instantaneous voltage sag corrector for the power quality enhancement in distribution line. Especially, a novel detection technique of the symmetrical components is proposed for the analysis of the three-phase unbalanced and asymmetrical problems caused by the single line ground fault which is he most frequent event. This proposed method is based on the simple calculation and the control references of the symmetrical components for voltage compensation can be described as dc value without any other phase detection procedure. And also, for the generation of the reference voltages, the UF and MF defined by IEC is considered. Using this proposed control algorithm, the compensator has the fast dynamic characteristics and the THD of the compensated voltage waveform is very low. Finally, the validity of the proposed algorithm is proved by the PSCAD/EMTDC simulation and experimental results.

• Journal of IKEEE
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• v.17 no.4
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• pp.544-549
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• 2013

This paper describes a modified binary phase detector (Bang-Bang phase detector - BBPD) for jitter reduction in clock and data recovery (CDR) circuits. The proposed PD reduces ripples in the VCO control voltage resulting in reduced jitter for CDR circuits. A 2.5 Gbps CDR circuit with a proposed BBPD has been designed and verified using Dongbu $0.13{\mu}m$ CMOS technology. Simulation shows the CDR with proposed PD recovers data with peak-to-peak jitter of 10.96ps, rms jitter of 0.86ps, and consumes 16.9mW.