• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.229-229
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• 2007

나노결정 합금재료를 전력선 통신 커플러용 자심재료로 응용하기 위해서는 고주파 대역에서의 손실 특성이 제어되어야 한다. 즉 고속 전력선 통신을 위한 자심재료의 투자율 및 완화 주파수 등의 전자기적 특성은 30MHz까지 우수하고 안정적으로 유지되어야 하며, 높은 투자율 및 자속밀도, 공진주파수뿐만 아니라 낮은 전력손실 값을 가져야 한다. 따라서 본 연구에서는 나노결점 합금 리본 표면에 딥 코팅, 졸-겔법, 진공함침 등의 방법을 이용하여 PZT, $TiO_2$ 및 $SiO_2$ 등의 산화물 고저항층을 형성시켜 자기적 성질을 유지하면서 고주파 대역의 와전류 손실을 감소시켜 통신용 자심재료로의 응용성을 향상시키고자 하였다. PZT 슬러리의 제타전위 조절을 통해 최적의 분산조건을 얻을 수 있었고, 평균 150nm인 PZT 입자의 초미립자와 가소제, 분산제, 결합제의 첨가조건을 확립할 수 있었다. 딥-코팅은 슬러리 내 유지시간 10초, 인상속도 5mm/min로 30회 반복되었을 때 가정 우수한 특성을 나타내었으며, 고주파 대역에서의 손실 감소효과를 나타내었다. 그리고 졸-겔법에 의해 제조된 슬러리를 이용한 $TiO_2$와 $SiO_2$ 산화물 저항층 코팅을 통해 금속 알콕사이드의 혼합조건 및 저항층 형성용 슬러리의 제조조건을 확립하였고, 합금 리본표면에 균일하고 우수한 점착력을 가지는 저항층을 형성시킬 수 있었으며, 이에 따른 코어손실의 감소효과를 나타낼 수 있었다. 또한 진공 함침법을 통한 저항층 형성에서, $TiO_2$ 나노분말을 표면 저항층으로 코팅했을 때, 가장 높은 코어손실 감소효과를 나타내었다. 한편, 표면 저항층이 형성된 나노결정 합금으로 제조한 자심재료를 이용하여 전력선 통신용 비접촉식 커플러에의 적용과 시험을 통해 고주파 손실 감소효과에 의한 신호전송 특성과 전류특성을 향상시킬 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.78-78
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• 2000

다결정 실리콘-게르마늄 (poly-SiGe)은 태양전지 개발에 있어서 중요한 물질이다. 우리는 소량의 Ge(x=0.05)으로부터 다량의 Ge(x=0.67)을 함유한 수소화된 비정질 실리콘-게르마늄 (a-SiGe:H) 박막의 고상결정화 과정을 ESR (electron spin resonance)방법으로 조사해보았다. 먼저 PECVD 방법으로 Corning 1737 glass 위에 a-Si1-xGex:H 박막을 증착시켰다. 증착가스는 SiH4, GeH4 가스를 썼으며, 기판온도는 20$0^{\circ}C$, r.f. 전력은 3W, 증착시 가스압력은 0.6 Torr 정도이었다. 증착된 a-SiGe:H 박막은 $600^{\circ}C$ N2 분위기에서 다시 가열되어 고상결정화 되었고, 결정화 정도는 XRD (111) peak의 세기로부터 구해졌다. ESR 측정은 상온 x-band 영역에서 수행되었다. 측정된 ESR스팩트럼은 두 개의 Gaussian 함수로써 Si dangling-bond와 Ge dangling-bond 신호로 분리되었다. 가열 초기의 a-SiGe:H 박막 결함들의 스핀밀도의 증가는 수소 이탈에 기인하고, 또 고상결정화 과정에서 결정화된 정도와 Ge-db 스핀밀도의 변화는 서로 깊은 상관관계가 있음을 알 수 있었다. 특히 Ge 함유량이 큰 박막 (x=0.21, 0.67)에서 뿐만 아니라 소량의 Ge이 함유된 박막(x=0.05)에서도 Ge dangling-bond가 Si dangliong-bond 보다 고상결정화 과정에서 더 중요한 역할을 한다는 것을 알수 있었다. 또한 초기 열처리시 Si-H, Ge-H 결합에서 H의 이탈로 인하여 나타나는 Si-dangling bond, Ge-dangling bond 스핀밀도의 최대 증가 시간은 x 값에 의존하였는데 이러한 결과는 x값에 의존하는 Si-H, Ge-H 해리에너리지로 설명되어 질 수 있다. 층의 두께가 500 미만인 커패시터의 경우에 TiN과 Si3N4 의 계면에서 형성되는 슬릿형 공동(slit-like void)에 의해 커패시터의 유전특성이 파괴된다는 사실을 알게 되었으며, 이러한 슬릿형 공동은 제조 공정 중 재료에 따른 열팽창 계수와 탄성 계수 등의 차이에 의해 형성된 잔류응력 상태가 유전막을 기준으로 압축응력에서 인장 응력으로 바뀌는 분포에 기인하였다는 사실을 확인하였다.SiO2 막을 약화시켜 절연막의 두께가 두꺼워졌음에도 기존의 SiO2 절연막의 절연 파괴 전압 및 누설 전류오 비교되는 특성을 가졌다. 이중막을 구성하고 있는 안티퓨즈의 ON-저항이 단일막과 비교해 비슷한 것을 볼 수 잇는데, 그 이유는 TiO2에 포함된 Ti가 필라멘트에 포함되어 있어 필라멘트의 저항을 감소시켰기 때문으로 사료된다. 결국 이중막을 구성시 ON-저항 증가에 의한 속도 저하 요인은 없다고 할 수 있다. 5V의 절연파괴 시간을 측정한느 TDDB 테스트 결과 1.1$\times$103 year로 기대수치인 수십 년보다 높아 제안된 안티퓨즈의 신뢰성을 확보 할 수 있었다. 제안된 안티퓨즈의 이중 절연막의 두께는 250 이고 프로그래밍 전압은 9.0V이고, 약 65$\Omega$의 on 저항을 얻을수 있었다.보았다.다.다양한 기능을 가진 신소재 제조에 있다. 또한 경제적인 측면에서도 고부가 가치의 제품 개발에 따른 새로운 수요 창출과 수익률 향상, 기존의 기능성 안료를 나노(nano)화하여 나노 입자를 제조, 기존의 기능성 안료에 대한 비용 절감 효과등을 유도 할 수 있다. 역시 기술적인 측면에서도 특수소재 개발에 있어 최적의 나노 입자 제어기술 개발 및 나노입자를 기능성 소재로 사용하여 새로운 제품의 제조와 고압 기상 분사기술의 최적화에 의한 기능성 나노 입자 제조 기술을 확립하고 2차 오염 발생원인 유기계 항균제를 무기계 항균제로 대체할 수 있다. 이와 더불

• 대한토목학회논문집
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• 제30권3C호
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• pp.141-148
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• 2010

지반내 존재하는 자연전위, 돌발성 전기잡음, 60Hz 전기잡음 등은 전기비저항 시험에 있어서 신뢰성을 저하하는 요인 중의 하나이다. 특히 최근 개발된 저주파 교류를 사용하는 PDC-R(Pseudo DC Resistivity) 시험의 자료해석에 있어서도 해석의 신뢰성을 저하시키는 요인이 되고 있다. 즉 직류기반 전기비저항 시험, 교류기반 전기비저항 시험 모두에 있어서 정도의 차이가 있을 뿐 전기잡음은 전기비저항 기법의 신뢰도에 여전히 영향을 주고 있다. 본 연구에서는 PDC-R 기법의 자료해석에 있어서 전기잡음의 영향을 최소화하여 기법의 신뢰성을 제고할 수 있는 방안을 제시하였다. 또한 이를 구현하는 자동화 알고리듬을 이용하여 PDC-R 기법의 적용성도 개선하도록 하였다. 본 연구에서 제안하는 PDC-R 시험데이터의 자동화 해석기법은 두 단계로 구성되어 있는데, 그 첫 번째는 다중필터링을 사용하여 입력전류와 동일한 주파수 성분을 추출하는 것이고, 두 번째 단계는 추출된 자료 중에서 안정적 거동의 신호성분만 분류해 내는 작업을 수행하는 것이다. 이러한 자동화 기법은 자연전위, 돌발성 잡음, 60Hz 전기잡음 등을 포함한 가상의 조화함수를 이용하여 그 정확성과 안정성을 확인하였다. 또한 현장적용을 통하여 제안된 기법의 적용성 및 정확성도 확인할 수 있었다.

• 지구물리와물리탐사
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• 제8권2호
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• pp.145-155
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• 2005

경상북도 포항시 흥해읍 일대에서 지열자원 개발을 위한 심부 파쇄대 탐지를 목적으로 수행된 자기지전류 (MT) 탐사에서 경북 안동과 충북 청원시의 대청호 및 일본의 Kyushu에 원거리 기준점을 설치하고 이를 이용한 자료처리 결과의 상호 비교를 통하여 원거리 기준점에 따른 겉보기 비저항과 위상 자료의 질을 검토하였다. 대상지역에서 약 165 km떨어진 대청호 자료를 이용한 경우는 전력주파수인 60 Hz대역과 자연 전자기장 신호가 미약한 $10^{-1}Hz\~1\;Hz$ 대역을 제외한 주파수 대역에서 매우 좋은 자료를 얻을 수 있었으며, 약 480 km 떨어진 Kyushu 원거리 기준점 자료를 이용해서 거의 모든 주파수 대역에서 연속성이 매우 좋은 전기비저항과 위상 곡선을 얻을 수 있었다. 이를 이용하여 2차원 역산을 수행한 결과, 지표의 10ohm-m 이내의 전기비저항을 보이는 반고결 이암층은 대상지역의 남쪽에서는 약 500 m 이상, 북쪽에서는 200 m 이내의 두께로 분포하며 북에서 남으로 경사진 형태로 나타났다. 심도 $500\~1,500m$에서 저비저항(L-2)과 고비저항(H-2)의 경계면은 단층면으로 해석되며 측점 206, 112와 414를 지나는 대략 $N15^{\circ}E$의 주향을 보인다. 1 km 이내의 천부의 저비저항 이상(L-4)은 파쇄대로 해석되며 측점 105를 지나면서 데략 $N60^{\circ}W$의 주향을 보인다. 또한, 북쪽의 큰 하천을 따라 저비저항 이상대가 공통적으로 나타나 구조선일 가능성을 시사한다. 그리고, 대상지역의 서쪽과 서남쪽의 $2\~3km$ 하부에서 10 ohm-m이내의 저비저항 이상대(L-3)가 나타나는데 이 층에 대해서는 향후 추가적인 연구가 요구된다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.98-106
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• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 한국산학기술학회논문지
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• 제17권3호
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• pp.127-135
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• 2016

Two-pore 도메인 포타슘 채널(two-pore domain $K^+$ channel, K2P channel)은 세포내 pH, 생리 활성 지질, 신경 전달 물질과 같은 생리학적 자극의 표적이며 안정막전압(resting membrane potential)을 설정하는 것으로 알려져 있다. 일부 유형의 K2P 채널들은 세포 사멸 및 종양 형성 등에서 중요한 역할을 한다. K2P 채널 중 TREK2 채널의 길항제는 보고되지 않았다. 본 연구의 목적은 TREK2 채널을 과발현시킨 HEK293 세포(HEKT2)에서 플라보노이드에 의해 TREK2 채널이 억제되는지 그리고 HEKT2 세포의 증식이 플라보노이드에 의해 영향을 받는지 알아보고자 하였다. 전기생리학적 전류는 단일 채널 patch clamp 방법을 사용하여 기록하였고 세포 증식은 XTT 에세이방법을 이용하여 측정하였다. HEKT2 세포에서 전기생리학적 TREK2 채널 활성도는 에피갈로카테킨-3-갈레이트(EGCG) 및 케르세틴과 같은 플라보노이드에 의해 각각 $91.5{\pm}13.1%$(n=5), $82.2{\pm}13.7%$(n=5)까지 억제되었다. 반면, EGCG 유사체인 에피카테킨(EC)는 TREK2 단일 채널 활성도에 현저한 억제 효과는 없었다. 또한 HEKT2 세포에서 세포 증식이 EGCG에 의해 $69.4{\pm}14.0%$(n=4)까지 감소되었음을 확인하였다. 결과로부터 EGCG와 케르세틴이 TREK2 채널 억제제임을 처음으로 확인하였고, EGCG만 HEKT2 세포의 증식을 감소시킨다는 결론을 얻었다. 본 연구의 결과는 EGCG 및 케르세틴이 TREK2 채널을 억제함으로써 막전압의 변화 유도와 세포 증식에 필요한 세포내 신호 변화의 시작을 트리거하는데 일차적으로 작동할 수 있음을 시사한다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 감성과학
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• 제13권4호
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• pp.703-710
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• 2010

본 연구에서는 선행 연구에서 개발된 촉각 자극 시스템의 시스템적인 문제, 자극 제어에 관한 문제, 기타 부가적인 문제들을 보완할 수 있는 촉각 자극기를 개발하였다. 개발된 장치는 제어부(control unit), 구동부(drive unit), 진동부(vibrator)의 세부분으로 구성된다. 제어부는 E-Prime 소프트웨어로부터 명령을 전송받고 진동 자극 신호를 발생한다. 구동부는 촉각 자극기가 효과적으로 진동 자극을 발생할 수 있도록 충분한 전류를 공급한다. 진동부는 작은 동전(coin) 형 진동기(vibrator)와 벨크로(velcro)로 구성되며 피험자의 손에 쉽게 고정 할 수 있도록 제작하였다. 개발된 장치는 소형, 경량, 저전력 구동, 간단한 구조, 최대 35개의 자극 채널, 시각 및 청각과의 다양한 자극 조합을 지연시간 없이 제시할 수 있도록 설계 되어 시스템적인 문제들을 보완하였다. 자극의 크기와 시간을 10단계로 조절할 수 있도록 하고, 넓은 동작주파수 범위를 확보하여 자극 제어에 관한 문제들을 보완하였다. 저전압 구동으로 인체에 대한 안정성을 확보하고, 손가락 이외에 신체의 어느 부분이든 자극 제시가 가능하도록 제작하였다. 특히 본 시스템은 인지과학 연구에서 범용으로 사용되는 소프트웨어인 E-Prime을 기반으로 개발되었기 때문에 활용성이 매우 높을 것으로 판단된다.