• Proceedings of the KIEE Conference
• /
• 2006.07b
• /
• pp.982-983
• /
• 2006

This paper deals with an analysis and design of the state feedback current controller's gain in the three-phase current control systems. First, this paper derives the transfer function of the closed loop current control system and also compares the state feedback current controller with the conventional proportional integral controller. A new pole placement method by using the pole/zero cancellation method is proposed to give a simple and concrete concept with respect to the pole selection. Experimental results on the permanent magnet synchronous motor show that the proposed method is very useful to design the gain of the state feedback current controller.

• The Proceedings of the Korean Institute of Illuminating and Electrical Installation Engineers
• /
• v.9 no.2
• /
• pp.117-117
• /
• 1995

본 논문에서는 콤팩트 형광램프용 Dimming형 전자식 안정기의 설계에 있어서, 인버터 공진탱크의 커패시턴스값을 변화시킬 때 전압이득곡선을 분석하여 최적의 회로정수를 결정하는 방법을 제안하였다. 또한 하프브리지 인버터회로의 회로정수에 대한 PSpice 시뮬레이션을 행하여 램프전압과 전류값을 구하였고, 실제 전자식 안정기를 제가하고 시동특성과 조광특성을 비교분석하였다. 시동특성은 일반 전자식 안정기와 거의 동일하였으며, 조광특성은 전체 광출력의 5%까지 안정동작되어, 제안된 방법이 뛰어남을 확인하였다.

• Electronics and Telecommunications Trends
• /
• v.23 no.6
• /
• pp.81-91
• /
• 2008

CMOS 공정의 가속적인 스케일링에 의해 CMOS 기술은 종래의 마이크론기술에서 나노기술로 변해가고 있다. 이러한 반도체 소자 및 제작기술에 따른 온도와 공정의 변화에 매우 민감한 부분인 아날로그 회로는 설계 초기단계에서 중요한 요소들(이득, 누설 전류, 잡음 및 부정합 등)을 재검토할 필요가 있다. 또한, 나노 CMOS 공정을 사용한 1.0 V 이하의 저전압 동작에서는 아날로그 신호의 동적영역 확보가 어렵고 잡음이 증가하므로 새로운 패러다임을 적용한 혁신적인 아날로그 회로기술 개발이 필요한 실정이다. 이에 따라, 본 고에서는 그린기술(green technology)의 한 요소로서, 나노 CMOS 공정기술을 이용한 1.0 V 이하 전원전압의 저전력 아날로그 회로기술 동향과 관련 특허동향에 대해서 살펴보고자 한다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
• /
• v.12 no.1
• /
• pp.65-70
• /
• 2001

This paper presents a Receiver MMIC for the CDMA terminal. The complete circuit is composed of Low Noise Amplifier, Down Conversion Mixer, Intermediate Frequency Amplifier and Bias circuit. The Bias circuit implementation, which allows for compensation for threshold voltage and power supply voltage variation are provided. The proposed topology has high linearity and low noise characteristics. Results of the designed circuit are as follows: Overall conversion gain is 28.5 dB, input IP3 of LNA is 8 dBm, input IP3 of down conversion mixer is 0 dBm and total DC current consumption is 22.1 mA.

• Proceedings of the KIPE Conference
• /
• 2015.07a
• /
• pp.187-188
• /
• 2015

본 논문에서는 펄스전원장치에 고전압을 공급하기 위한 DC 전원장치의 개발에 관해 다룬다. 제작된 DC 전원장치는 공진형 컨버터에 배전압 정류기를 채택하여 높은 전압이득과 전력 밀도를 가진다. 특히, 정류다이오드의 전압 균등화를 위해 사용하는 커패시터를 병렬공진 커패시터로 활용함으로써, 사용되는 소자의 수를 최소화하며 높은 신뢰성을 얻을 수 있다. 또한, 두개의 공진주파수로 인해 공진전류가 사각파 형태가 되어 낮은 도통손실을 가진다. 제안된 회로를 이론적으로 분석하고, 그 타당성을 실험으로 검증한다.

• Proceedings of the KIPE Conference
• /
• 2015.07a
• /
• pp.161-162
• /
• 2015

본 논문에서는 새로운 양방향 대칭 공진형 컨버터를 제안한다. 제안하는 컨버터는 병렬 및 노치 공진탱크를 조합하여 승압 및 강압이 가능하며 다른 공진형 컨버터에 비해 작은 동작주파수 변동으로 넓은 전압범위를 만족할 수 있다. 또한 입력과 출력에서 보이는 공진탱크가 대칭적이기 때문에 전압이득곡선이 동일하며 모드 전환 시 과도상태가 거의 없고, 3차 권선을 통하여 공진 커패시터의 전류정격을 줄일 수 있는 장점이 있다. 3kW급 시작품을 제작하여 제안하는 컨버터의 타당성을 검증하였다.

• Proceedings of the KIPE Conference
• /
• 2019.07a
• /
• pp.305-306
• /
• 2019

본 논문에서는 고전압 커패시터 충전용 3상 LCC 공진형 컨버터를 설계하고 제작하였다. 고전압 커패시터 충전시간과 충전전압간에 선형성을 확보하기 위하여 컨버터는 충전 전 구간에서 정전류원으로 동작하도록 설계되었다. 공진탱크 설계를 위해서 FHA(Fundamental Harmonic Analysis) 기법을 이용하여 첨예도(Q; Quality factor)와 기저 주파수 변동에 따른 입출력 전류이득특성을 도출하였고 이를 바탕으로 28.8kJ/s의 충전속도를 가지며 최대 충전전압은 10kV 인 3상 LCC 공진형 컨버터를 제작하였다. 제작된 컨버터는 10kV, 600kJ 규격의 12mF 고전압 커패시터를 이용한 충전 실험을 통해 설계의 타당성을 확인하였다.

• Proceedings of the KIPE Conference
• /
• 2020.08a
• /
• pp.76-78
• /
• 2020

본 논문에서는 부스트 프리레귤레이터가 통합된 새로운 고효율 고정-주파수 LLC 공진형 컨버터를 제안한다. 기존 부스트 프리레귤레이터가 사용된 2단-구조의 컨버터는 연속적인 입력전류 및 넓은 전압이득 범위를 가져 태양광 및 연료전지에 적합한 토폴로지이다. 하지만, 부스트 프리레귤레이터 단에서 하드 스위칭으로 인한 큰 스위칭 손실, 큰 다이오드 도통 손실이 발생하여 낮은 효율을 갖는 문제가 발생한다. 따라서 이를 해결하기 위해, 제안된 회로는 부스트 프리레귤레이터를 통합시킨 새로운 구조를 사용하여 모든 스위치의 영전압 스위칭을 달성하고, 다이오드를 소거하였다. 따라서 제안된 회로는 높은 효율을 갖는다. 제안된 회로의 효용성을 증명하기 위해, 24-32V 입력전압과 12-16V(200W)출력에서 실험이 진행되었다.

• Korean Journal of Optics and Photonics
• /
• v.9 no.2
• /
• pp.111-116
• /
• 1998

Thirteen InGaAs/InGaAsP separate-confinement heterostructure multiple quantum well lasers were designed such that the strain in the active layer from 0.9% compressive strain to 1.4% tensile, and their threshold current density was caluculated to see the effects of strain on the threshold current density. The well width was adjusted such that the bandgap of the quantum well is 1.55 ${\mu}{\textrm}{m}$, For the calculation of the band structure and transition matrix element needed for the gain calculation, a block diagonalized 8$\times$8 second-order $\to{k}.\to{p}$ Hamiltonian was used to incorporate the conduction band nonparabolicity and the valence band mixing. The threshold current density shows discontinuity at 0.4% tensile strain where the first heavy-hole subband and the first light-hole subband cross and at 0.5% tensile strain where the second conduction subband begins to exist. The threshold current density at room temperature has a maximum around these 0.4-0.5% tensile strains, and as strain varies in either direction it decreases first and then increases a little after a local minimum. This calculated trend is consistent with the other reported experimental results. We discussed the results of this calculation in comparison with other theoretical or experimental papers on the effect of strain.

• Journal of the Institute of Electronics and Information Engineers
• /
• v.51 no.9
• /
• pp.82-90
• /
• 2014

In this paper, a couple of 4-channel differential transimpedance amplifier arrays are realized in a standard 0.18um CMOS technology for the applications of linear LADAR(laser detection and ranging) systems. Each array targets 1.25-Gb/s operations, where the current-mode chip consists of current-mirror input stage, a single-to-differential amplifier, and an output buffer. The input stage exploits the local feedback current-mirror configuration for low input resistance and low noise characteristics. Measurements demonstrate that each channel achieves $69-dB{\Omega}$ transimpedance gain, 2.2-GHz bandwidth, 21.5-pA/sqrt(Hz) average noise current spectral density (corresponding to the optical sensitivity of -20.5-dBm), and the 4-channel total power dissipation of 147.6-mW from a single 1.8-V supply. The measured eye-diagrams confirms wide and clear eye-openings for 1.25-Gb/s operations. Meanwhile, the voltage-mode chip consists of inverter input stage for low noise characteristics, a single-to-differential amplifier, and an output buffer. Test chips reveal that each channel achieves $73-dB{\Omega}$ transimpedance gain, 1.1-GHz bandwidth, 13.2-pA/sqrt(Hz) average noise current spectral density (corresponding to the optical sensitivity of -22.8-dBm), and the 4-channel total power dissipation of 138.4-mW from a single 1.8-V supply. The measured eye-diagrams confirms wide and clear eye-openings for 1.25-Gb/s operations.