• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.501-502
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• 2016

매칭 회로는 유도성전력을 소나시스템에 공급함으로써 에너지 손실과 소나시스템의 크기를 줄일 수 있다. 이 논문에서는 적응 정합회로라고 불리는 가변인덕터로 구성된 기본적인 매칭회로의 토폴로지를 제시하였다. 전력회로는 소나시스템에서 사용되는 범위의 주파수와 전력에 기반하여 설계되었다. 또한 제시된 정합회로의 특성을 시뮬레이션을 통해 증명하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2017.04a
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• pp.138-139
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• 2017

세계적으로 에너지 과다 사용으로 인한 비상사태가 발생하면서 에너지 절감, 그린 에너지에 대한 관심이 증가하고 있다. 특히 블루투스 기반의 네트워크 구성을 통해 중앙 조명 제어가 이루어지고 있다. 그러나 블루투스는 저전력 기술 중 높은 전력을 소모하기 때문에 조명기기가 증가할수록 전력사용량이 증가하기 때문에 저전력을 유지하기 어렵다는 문제점이 있다. 따라서 본 논문에서는 Zigbee 기술을 기반으로 조명기기를 제어할 수 있는 시스템을 설계하였다.

• Proceedings of the KIPE Conference
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• 2015.11a
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• pp.161-162
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• 2015

본 논문은 수중음향센서용 전력증폭기를 위한 멀티레벨 가변 출력전압 AC/DC 컨버터를 제안한다. 제안하는 AC/DC 컨버터는 멀티레벨 가변출력전압을 얻기 위해 2개의 flying-capacitor 3-level converters와 하나의 다이오드 브리지 회로로 구성되어 있다. 또한 본 논문에서는 제안하는 AC/DC 컨버터의 상세 회로도와 설계 가이드라인을 제시하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.2A
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• pp.129-136
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• 2005

A multiplier generator, VPM_Gen (Variable-Precision Multiplier Generator), which generates Verilog-HDL models of multiplier cores with user-defined bit-width specification, is described. The bit-widths of operands are parameterized in the range of $8-bit{\sim}32-bit$ with 1-bit step, and the product from multiplier core can be truncated in the range of $8-bit{\sim}64-bit$ with 2-bit step, resulting that the VPM_Gen can generate 3,455 multiplier cores. In the case of truncating multiplier output, by eliminating the circuits corresponding to the truncation part, the gate counts and power dissipation can be reduced by about 40% and 30%, respectively, compared with full-precision multiplier. As a result, an area-efficient and low-power multiplier core can be obtained. To minimize truncation error, an adaptive error-compensation method considering the number of truncation bits is employed. The multiplier cores generated by VPM_Gen have been verified using Xilinx FFGA board and logic analyzer.

• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.497-498
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• 2016

DC 전송과 민감 부하가 발달함에 따라 안정적인 전력을 공급하기 위해서 신속한 차단이 가능한 DC 차단기가 요구된다. 이러한 배경으로 본 연구에서는 신속한 차단과 전류 커패시터를 쉽게 재충전할 수 있는 구조가 간단한 새로운 DC SSCB를 제안한다. 제안하는 DC SSCB는 단락사고를 모의하여 시뮬레이션을 통해 동작특성을 검증한다. 본 논문에서 연구한 DC SSCB는 향후 DC 그리드 시스템의 설계 및 구현에 활용될 것으로 기대된다.

• Proceedings of the KIPE Conference
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• 2018.07a
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• pp.294-295
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• 2018

유도가열은 전자기 유도 현상을 이용하여 금속체를 직접 가열하는 방식이며 높은 변환 효율로 전기에너지를 열에너지로 변환할 있다. 이로 인해 금속의 단조, 용해, 표면경화, 풀림 등 여러 응용분야를 통해 철강 및 기계 산업에 기여하고 있다. 단조용 유도가열기 전원장치는 높은 전력용량을 사용하여 주로 SCR을 이용한 위상제어 정류기를 적용한다. 하지만 입력단의 저 역률 및 전류의 THD가 높은 단점을 가진다. 따라서 본 논문에서는 이러한 단점을 보안하기 위해 단조용 유도가열 작업에 맞는 인터리브드 방식의 벅 컨버터와 전류원 인버터를 사용한 고효율 유도가열 전원장치를 제안한다.

• Proceedings of the Korean Society of Marine Engineers Conference
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• 2006.06a
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• pp.319-320
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• 2006

본 기술개발의 목표는 기존의 Side Scan Sonar 시스템에서 적용된 초음파 수신 신호의 직접적인 모선으로의 전송과 달리 수중 견인체에서 초음파 수신 신호를 취득하여 전력선을 통한 고속 통신 전이중 방식을 통하여 모선의 신호처리 장치로 전송하는 고속 통신 모들의 성능 및 소형화이다.

• Proceedings of the Korean Society of Marine Engineers Conference
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• 2006.06a
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• pp.213-214
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• 2006

In this paper, it is described about a system that acquire several underwater information. This system is composed of SIM(Sensor Interface Module), MCM(Main Control Module), PSD(Precision Sensor Driver), PMM(Power Management Module), and Data Analysis Program etc.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2001.05a
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• pp.307-310
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• 2001

A parameterized complex-number multiplier (PCMUL) core IP (Intellectual Property), which can be used as an essential arithmetic unit in baseband signal processing of digital communication systems, is described. The bit-width of the multiplier is parameterized in the range of 8-b~24-b and is user-selectable in 2-b step. The PCMUL_GEN, a core generator with GUI, generates VHDL code of a CMUL core for a specified bit-width. The IP is based on redundant binary (RB) arithmetic and a new radix4 Booth encoding/decoding scheme proposed in this paper. It results in a simplified internal structure, as well as high-speed, low-power, and area-efficient implementation. The designed IP was verified using Xilinx FPGA board.

• Smart Media Journal
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• v.3 no.1
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• pp.39-45
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• 2014

The partial product matrix of a parallel squarer are symmetric about the diagonal. To reduce the number of partial product bits and the depth of partial product matrix, it can be typically folded, shifted and bit-rearranged. In this paper, an efficient design approach for the combined squarer, capable of operating on either unsigned or signed numbers based on a mode selection signal, is presented. By simulations, it is shown that the proposed combined squarers lead to up to 18% reduction in area, 11% reduction in propagation delay and 9% reduction in power consumption compared with the previous combined squarers.