• Proceedings of the Korean Vacuum Society Conference
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• 2008.08a
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• pp.64-64
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• 2008

• Journal of the Korean Institute of Telematics and Electronics
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• v.2 no.2
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• pp.30-36
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• 1965

• 전기의세계
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• v.59 no.2
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• pp.24-28
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• 2010

• Electrical & Electronic Materials
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• v.26 no.1
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• pp.15-21
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• 2013

• Electrical & Electronic Materials
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• v.35 no.5
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• pp.18-28
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• 2022

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.243.1-243.1
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• 2013

본 연구에서는 산소 분압과 열처리 온도에 따른 ITZO 박막 트랜지스터의 전기적 특성 향상을 목적으로 실험을 진행하였다. 1) ITZO 박막 증착 시 산소 분압 가변($O_2/(Ar+O_2)$ 30~40%), 열처리 온도 고정($350^{\circ}C$)과 2) ITZO 박막 증착 시 산소 분압 고정(30%), 열처리 온도($200{\sim}400^{\circ}C$)를 가변하여 실험을 진행하였다. 두 실험 모두 특성향상을 위해 산소 분위기에서 열처리를 진행하였다. 산소의 분압이 증가할수록 산소 빈자리를 채우면서 전자 농도가 감소하여 채널 전도 효과가 줄어들면서 Hump 현상이 발생하였고, 스윙이 증가, 문턱 전압이 음의 방향으로 이동하였다. 이에 $O_2/(Ar+O_2)$)의 30%에서 30%일때, 문턱전압은 1.98 V, 전계 효과 이동도는 28.97 $cm2/V{\cdot}s$, sub-threshold swing은 280 mv/dec, on-off 비율은 ~107로 가장 우수한 전기적 특성을 보였다. 또한 열처리 온도 가변 시 $400^{\circ}C$에서 전계 효과 이동도는 28.97 $cm^2/V{\cdot}s$로 $200^{\circ}C$의 전계 효과 이동도는 11.59 $cm^2/V{\cdot}s$에 비해 약 3배 증가하였고, 소자의 스위칭 척도인 sub-threshold swing은 약 180 mv/dec 감소하였다. 문턱 전압은 0.97V, on-off ratio는 약 107을 보였다. 동일한 산소 분압의 분위기에서 $400^{\circ}C$ 열처리 시 가장 우수한 전기적 특성을 보였고, 저온 공정으로 인한 플렉서블 디스플레이 투명 디스플레이 적용 가능성을 확인하였다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1279-1280
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• 2007

$Al_{2}O_{3}$ 절연막을 전하포획층으로 이용하여 Top 게이트 ZnO 나노선 전계효과트랜지스터를 제작하였고, 메모리 효과를 관찰하였다. $Al_{2}O_{3}$ 층을 게이트 절연막과 전하포획층으로 사용하였다. 대표적인 Top 게이트 ZnO 나노선 전계효과트랜지스터에 대하여 게이트 전압을 Double sweep 하였을 때의 드레인 전류-게이트 전압 특성이 반시계 방향의 히스테리시스와 문턱전압변화를 나타냈다. 펄스 형태의 게이트 전압을 1초 동안 인가한 후에, 드레인 전류-게이트 전압 특성의 문턱전압 변화가 0.3 V에서 0.8 V로 증가하였다. 이러한 특성은 게이트 전극에서 음전하 캐리어가 음의 게이트 전압에 대하여 $Al_{2}O_{3}$ 층에 충전되고, 양의 게이트 전압에 대하여 방전되는 것을 나타낸다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.167-169
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• 2016

The structure guide lines of pocket tunnel field effect transistor(TFET) considering Line and Point tunneling are introduced. As the pocket doping concentration or thickness increase, on-current $I_{on}$ increases. As the pocket thickness or gate insulator increase, subthreshold swing(SS) increases. Optimal structure reducing the hump effects should be proposed in order to enhance SS.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.12
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• pp.2892-2898
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• 2015

We propose a new Double-Independent-Gate Ambipolar Silicon-Nanowire Field Effect Transistor(DIG Ambi-SiNWFET). The proposed transistor has two types of gate such as polarity gate and control gate. The polarity gate determines the operation that the gate bias controls NMOSFET or PMOSFET. The voltage of control gate controls the current characteristic of the transistor. We investigated systematically work functions of the two gates and source/drain to operate ambipolar current-voltage characteristics using 2D device simulator. When the work functions of polarity gate, control gate and source/drain are 4.75eV, 4.5eV, and 4.8eV, respectively, it showed the obvious ambipolar characteristics.

• Electronics and Telecommunications Trends
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• v.20 no.5 s.95
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• pp.28-45
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• 2005

무어의 법칙을 근간으로 하는 전계효과 트랜지스터는 매 18개월마다 0.7배씩의 성공적인 소형화를 거듭하여 최근에는 50nm 크기로 구성된 약 1억 개의 트랜지스터가 집적된 칩을 생산하고 있다. 그러나 트랜지스터의 크기가 50nm 이하로 줄어들면서는 단순한 소형화 과정은 근본적인 물리적인 한계에 접근하게 되었다. 특히 게이트 절연막의최소 두께는 트랜지스터의 소형화에 가장 직접적인 중요한 요소이나, 실리콘 산화막의 두께가 2nm 이하가 되면서 게이트 절연막을 집적 터널링하는 전자에 의한 누설전류의 급격한 증가로 인하여 그 사용이 어려워지고 있는 추세이다. 따라서 본 논문에서는 트랜지스터의 소형화에 악영향을 미치는 물리적인 한계요소에 대하여 살펴보고, 이러한 소형화의 한계를 뛰어넘기 위한 노력의 일환으로 연구되고 있는 이중게이트 구조의 트랜지스터, 쇼트키 트랜지스터, 나노선을 이용한 트랜지스터 및 분자소자 등의 새로운 소자구도에 대하여 살펴보고자 한다.