• Proceedings of the KIEE Conference
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• 2005.07c
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• pp.1884-1886
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• 2005

KrF 펄스 레이저 증착법(pulsed laser deposition: PLD)으로 ZnO 박막을 증착하여 평판 디스플레이 소자 구동용 박막 트랜지스터(thin film transistor) 소자를 제작하였다. 전도성이 높은 실리콘웨이퍼(c-Si, 하부전극) 기판 위에 LPCVD 법으로 silicon nitride 박막을 절연막으로 형성하고, 다양한 공정 조건에서 펄스 레이저 증착법으로 제작한 ZnO 박막을 증착하여 채널층으로 하였으며, Al 박막을 증착하고 패터닝하여 소스 및 드레인 전극으로 하였다. ZnO 박막의 증착 시에 기판 온도를 다양하게 조절하고 산소 분압을 변화시켜 ZnO 박막의 특성을 조절하였다. 제작된 박막의 표면특성은 AFM(atomic force microscopy)로 분석하고, 결정특성은 XRD(X-ray diffraction)로 조사하였다. ZnO 박막의 전기적 특성은 Hall-van der Pauw 법으로 측정하였고, 광학 투과도(optical transparency)를 UV-visible photometer로 조사하였다. ZnO-TFT 소자는 $10^6$ 수준의 on-off ratio와 $2.4{\sim}6.1cm^2/V{\cdot}s$의 전계효과이동도(field effect mobility)를 보였다.

• Journal of the Korean Applied Science and Technology
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• v.29 no.2
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• pp.199-204
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• 2012

Organic thin-film transistors (OTFTs) have received considerable attention because their potential applications for nano-scale thin-film structures have been widely researched for large-scale integration industries, such as semiconductors and displays. However, research in developing n-type materials and devices has been relatively shortage than developing p-type materials. Therefore, we report on the fabrication of top-contact [6,6]-phenyl-C61-butyricacidmethylester (PCBM) TFTs by using three different solvent, o-dichlorobenzene, toluene and chloroform. An appropriate choice of solvent shows that the electrical characteristics of PCBM TFTs can be improved. Moreover, our PCBM TFTs with the cross-linked Poly(4-vinylphenol) dielectric layer exhibits the most pronounced improvements in terms of the field-effect mobility (${\sim}0.034cm^2/Vs$) and the on/off current ratio (${\sim}1.3{\times}10^5$) for our results. From these results, it can be concluded that solvent-modification of an organic semiconductor in PCBM TFTs is useful and can be extended to further investigations on the PCBM TFTs having polymeric gate dielectrics. It is expected that process optimizations using solution-processing of organic semiconductor materials will allow the development of the n-type organic TFTs for low-cost electronics and various electronic applications.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.31 no.3
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• pp.129-134
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• 2018

Herein, we report the manufacture of high-performance, ambipolar organic field-effect transistors (OFETs) and complementary-like electronic circuitry based on a blended, polymeric, semiconducting film. Relatively high and well-balanced electron and hole mobilities were achieved by incorporating a small amount of ionic additives. The equivalent P-channel and N-channel properties of the ambipolar OFETs enabled the manufacture of complementary-like inverter circuits with a near-ideal switching point, high gain, and good noise margins, via a simple blanket spin-coating process with no additional patterning of each active P-type and N-type semiconductor layer.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1999.05a
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• pp.403-406
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• 1999

The influence of temperature variation (25～125$^{\circ}C$) on poly-Si thin-film transistors (TFT's) was investigated by examining the electrical properties change of poly-Si films formed by solid phase crystallization (SPC). The n-channel poly-Si TFT's fabricated by SPC with channel length of 1.5 and loon ,respectively, exhibit good characteristics with a high ${\mu}$$\sub$FE/ ($\geq$82 and $\geq$60$\textrm{cm}^2$/V-s in 1.5 and 10$\mu\textrm{m}$, respectively), low V$\sub$t/, ($\leq$1.52 and $\leq$ 2.75V in 1.5 and 10$\mu\textrm{m}$, respectively), low S$\sub$t/, and good ON-OFF characteristics in spite of temperature variation. Thus, poly-Si films formed by SPC can be applied for the application to poly-Si TFT liquid crystal display with peripheral integrated circuits.

• Journal of the Korea Society of Computer and Information
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• v.15 no.10
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• pp.99-104
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• 2010

In this paper, the internal antenna for mobile communication handset which is able to control both coupling coefficient and resonant frequency without any major modification of radiator and ground plane of PIFA(Planner Inverted F Antenna). The resonant frequency as well as amount of coupling between feeding point and shorting post can be adjusted by changing inductance. Because the inductor is connected on shorting post where the strength of electric field is weak, the performance reduction of the proposed antenna is very small enough to neglect. For the variation of the inductance value within 3.3nH, the resonant frequency of antenna can have operating range of 1650MHz ~ 1830MHz. And as be increased the inductance, the coupling coefficient of antenna is over coupled. This means that it can be electrically controlled the resonant frequency and input impedance of antenna by inductance and minimized the mismatch loss. Size reduction of 10% for PIFA is obtained without any major modifications of antenna elements. For the frequency range from 1650 to 1830MHz, reduction of the measured antenna gain is within 0.93dB as varying the value of inductance from 0 to 3.3nH.

• Journal of the Korean Institute of Telematics and Electronics
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• v.21 no.2
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• pp.71-82
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• 1984

A programme, called BIPOLE, for the numerical analysis of twotimensional n-p-n bipolar transistors was developed. It has included the SRH and Auger recolnbination processes, the mobility dependence on the impurity density and the electric field, and the band-gap narrowing effect. The finite difference equations of the fundamental semiconductor equations are formulated using Newton's method for Poisson's equation and the divergence theorem for the hole and electron continuity equations without physical restrictions. The matrix of the linearized equations is sparse, symmetric M-matrix. For the solution of the linearized equations ICCG method and Gummel's algorithm have been employed. The programme BIPOLE has been applied to various kinds of the steady-state problems of n-p-n transistors. For the examples of applications the variations of common emitter current gain, emitter and diffusion capacitances, and input and output characteristics are calculated. Three-dimensional representations of some D.C. physical quantities such as potential and charge carrier distributions were displayed. This programme will be used for the nome,rical analysis of the distortion phenom ana of two-dimensional n-p-n transistors. The BIPOLE programme is available for everyone.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.273-273
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• 2011

현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이러한 문제를 해결하기 위하여 silicon nitride와 같은 절연체를 전자의 트랩층으로 사용하는 charge trap flash (CTF) 메모리 소자에 대한 연구가 활발히 진행되고 있다. CTF 메모리 소자의 전기적 특성에 대한 연구는 활발히 진행 되었지만, 수치 해석 모델을 사용하여 메모리 소자의 전하수송 메커니즘을 분석한 연구는 매우 적다. 본 연구에서는 수치 해석 모델을 적용하여 개발한 시뮬레이터를 사용하여 CTF 메모리 소자의 프로그램 동작 시 전하수송 메커니즘에 대한 연구를 하였다. 시뮬레이터에 사용된 모델은 연속방정식, 포아송 방정식과 Shockley-Read-Hall 재결합 모델을 수치해석적 방법으로 계산하였다. 또한 CTF 소자 프로그램 동작 시 트랩 층으로 주입되는 전자의 양은 Wentzel-Kramers-Brillouin 근사 법을 이용하여 계산하였다. 트랩 층에 트랩 되었던 전자의 방출 모델은 이온화 과정을 사용하였다. 게이트와 트랩 층 사이의 터널링은 Fowler-Nordheim (FN) tunneling 모델, Direct tunneling 모델, Modified FN tunneling 모델을 적용하였다. FN tunneling 만을 적용했을때 보다 세가지 모델을 적용했을 때가 더 실험치와의 오차가 적었다. 그 이유는 시뮬레이션 결과를 통해 인가된 전계에 의해 Bottom Oxide 층의 에너지 밴드 구조가 변화하여 세가지 tunneling 모델의 구역이 발생하는 것을 확인 할 수 있었다. 계산된 결과의 전류-전압 곡선을 통해 CTF 메모리 소자의 프로그램 동작 특성을 관찰하였다. 트랩 층의 전도대역과 트랩 층 내부에 분포하는 전자의 양을 시간에 따라 계산하여 트랩 밀도가 시간이 지남에 따라 일정 값에 수렴하고 많은 전하가 트랩 될 수록 전하 주입이 줄어듬을 관찰 하였다. 이와 같은 시뮬레이션 결과를 통해 CTF 메모리의 트랩층에서 전하의 이동에 대해 더 많이 이해하여 CTF 소자가 가진 문제점 해결에 도움을 줄 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.400-401
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• 2012

그래핀(Graphene)은 열 전도도가 높고 전자 이동도(200 000 cm2V-1s-1)가 우수한 전기적 특성을 가지고 있어 전계 효과 트랜지스터(Field effect transistor; FET), 유기 전자 소자(Organic electronic device)와 광전자 소자(Optoelectronic device) 같은 반도체 소자에 응용 가능하다. 그러나 에너지 밴드 갭이 없기 때문에 소자의 전기적 특성이 제한되는 단점이 있다. 최근에는 아크 방출(Arc discharge method), 화학적 기상 증착법(Chemical vapor deposition; CVD), 이온-조사법(Ion-irradiation) 등을 이용한 이종원자(Hetero atom)도핑과 화학적 처리를 이용한 기능화(Functionalization) 등의 방법으로 그래핀을 도핑 후 에너지 밴드 갭을 형성시키는 연구 결과들이 보고된 바 있다. 그러나 이러한 방법들은 표면이 균일하지 않고, 그래핀에 많은 결함들이 발생한다는 단점이 있다. 이러한 단점을 극복하기 위해 자가조립 단층막(Self-assembled monolayers; SAMs)을 이용하여 이산화규소(Silicon oxide; SiO2) 기판을 기능화한 후 그 위에 그래핀을 전사하면 그래핀의 일함수를 쉽게 조절하여 소자의 전기적 특성을 최적화할 수 있다. SAMs는 그래핀과 SiO2 사이에 부착된 매우 얇고 안정적인 층으로 사용된 물질의 특성에 따라 운반자 농도나 도핑 유형, 디락 점(Dirac point)으로부터의 페르미 에너지 준위(Fermi energy level)를 조절할 수 있다[1-3]. 본 연구에서는 SAMs한 기판을 이용하여 그래핀의 도핑 효과를 확인하였다. CVD를 이용하여 균일한 그래핀을 합성하였고, 기판을 3-Aminopropyltriethoxysilane (APTES)와 Borane-Ammonia(Borazane)을 이용하여 각각 아민 기(Amine group; -NH2)와 보론 나이트라이드(Boron Nitride; BN)로 기능화한 후, 그 위에 합성한 그래핀을 전사하였다. 기판 위에 NH2와 BN이 SAMs 형태로 존재하는 것을 접촉각 측정(Contact angle measurement)을 통해 확인하였고, 그 결과 NH2와 BN에 의해 그래핀에 도핑 효과가 나타난 것을 라만 분광법(Raman spectroscopy)과 X-선 광전자 분광법(X-ray photoelectron spectroscopy: XPS)을 이용하여 확인하였다. 본 연구 결과는 안정적이면서 패턴이 가능하기 때문에 그래핀을 기반으로 하는 반도체 소자에 적용 가능할 것이라 예상된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.353-353
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• 2012

InAs nanowires (NWs)는 나노소자스케일의 전자소자나 광전자소자를 위한 기본 단위(building block)로 사용될 수 있고, 1차원적 나노구조를 가지면서 나타나는 특별한 전기적, 광학적 특성으로 인해 전계효과 트랜지스터, 레이저, 광발광 다이오드, 가스 검출 센서 등의 많은 응용소자로 활용을 위한 연구가 진행되 있으며 주로 실리콘, 갈륨비소 기판 위에 금속유기기상 증착(MOCVD) 또는 분자선 증착 (MBE)을 이용하여 선택적 수직배열 성장 조절을 위한 연구와 특성 평가 연구가 주로 이뤄지고 있다. 본 연구에서는 InAs NWs를 MBE 장치를 이용하여 Si(111) 기판 위에 Au와 같은 촉매를 사용하지 않고 Si과 InAs의 큰 격자 불일치로 인하여 성장되는 Volmer-weber 성장 모드를 이용 하였다. InAs NW 성장모드는 Si ($5.4309{\AA}$)과 InAs ($6.0584{\AA}$) 사이에 큰 격자상수 차이를 이용하게 되는데 촉매를 사용하여 성장하는 일반적인 이종 화합물 반도체 성장 모드와 달리 액상상태가 존재하지 않고 바로 In과 As이 Si 기판 위를 이동하여 수직방향으로 성장이 이루어지는 vaporsolid(VS) 모드이다. InAs NW V-S 성장 모드는 Si 기판과의 격자 상수차에 의한 스트레스를 이용해야 하므로 Si기판 위에 존재하는 native oxide는 완벽히 제거되어야 한다. InAs NW 최적 성장 조건을 찾기위해 V/III raitio, 성장 온도, 기판표면처리 등의 성장 변수를 변화 시켜가며 실험을 수행하였다. Native oxide를 제거하기 위하여 HF와 buffered oxide etchant (BOE)를 사용하였다. InAs NWs 성장조건은 Indium flux를 고정 시키고 V/III ratio는 50~400까지 변화를 주었다. V/III ratio를 200으로 고정을 시키고 성장온도를 $375{\sim}470^{\circ}C$에서 성장 하였다. 이 때 InAs NWs는 $430^{\circ}C$에서 가장 높은 밀도와 aspect ratio를 얻을 수 있었다. Arsenic flux에 대해서는 많을 수록 좋은 aspect ratio를 얻을 수 있었다. 하지만 InAs 구조의 절대 부피는 거의 같다는 것을 확인 할 수 있었고 이는 온도와 V/III ratio가 Indium adatom의 surface migration length에 대하여 중요한 요소로 작용되는 것을 알 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.288-288
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• 2011

최근 Charge Trap Flash (CTF) Non-Volatile Memory (NVM) 소자가 30 nm node 이하로 보고 되면서, 고집적화 플래시 메모리 소자로 각광 받고 있다. 기존의 CTF NVM 소자의 tunnel layer로 쓰이는 SiO2는 성장의 용이성과 Si 기판과의 계면특성, 낮은 누설전류와 같은 장점을 지니고 있다. 하지만 단일층의 SiO2를 tunnel layer로 사용하는 기존의 Non-Valatile Memory (NVM)는 두께가 5 nm 이하에서 direct tunneling과 Stress Induced Leakage Current (SILC) 등의 효과로 인해 게이트 누설 전류가 증가하여 메모리 보존특성의 감소와 같은 신뢰성 저하에 문제점을 지니고 있다. 이를 극복하기 위한 방안으로, 최근 CTF NVM 소자의 Tunnel Barrier Engineered (TBE) 기술이 많이 접목되고 있는 상황이다. TBE 기술은 SiO2 단일층 대신에 서로 다른 유전율을 가지는 절연막을 적층시킴으로서 전계에 대한 민감도를 높여 메모리 소자의 쓰기/지우기 동작 특성과 보존특성을 동시에 개선하는 방법이다. 또한 터널링 절연막으로 유전률이 큰 High-K 물질을 이용하면 물리적인 두께를 증가시킴으로서 누설 전류를 줄이고, 단위 면적당 gate capacitance값을 늘릴 수 있어 메모리 소자의 동작 특성을 개선할 수 있다. 본 연구에서는 CTF NVM 소자의 trap layer로 쓰이는 HfO2의 두께를 5 nm, blocking layer의 역할을 하는 Al2O3의 두께를 12 nm로 하고, tunnel layer로 Si3N4막 위에 유전율과 Energy BandGap이 유사한 HfAlO와 ZrO2를 적층하여 Program/Erase Speed, Retention, Endurance를 측정을 통해 메모리 소자로서의 특성을 비교 분석하였다.