• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2013.05a
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• pp.138-139
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• 2013

본 연구는 ZnO-TFT 소자에 Hf의 첨가에 따른 소자 특성 및 게이트 바이어스 스트레스에 대한 특성에 대해 분석을 하였다. Hf-Zn-O 박막은 Hf의 조성이 증가함에 따라 작아지는 grain size로 인해 TFT 소자의 전계효과 이동도와 게이트 바이어스 스트레스에서의 문턱전압의 변화가 더 커지는 것을 확인하였다. 한편, Hf이 14at% 함유된 HZO-TFT에서는 이동도는 현저히 저하되었지만, 게이트 바이어스 스트레스에서의 문턱전압의 변화가 현저히 개선되는 것을 확인하였는데, 이는 Hf의 조성이 증가함에 따라 비정질화 되어 grain boundaries에 의한 trap의 영향이 줄어든 결과를 확인하였다. 또한, 전계효과 이동도와 소자의 안정성을 확보하기 위해, poly-ZnO와 amorphous-HZO로 구성된 다중층 채널 구조를 이용한 TFT소자에서는 전계효과 이동도과 소자의 안정성이 개선된 결과를 보였다. 이는 채널과 게이트 산화물의 interface charge trap의 감소와 back-channel effect가 감소한 결과임을 확인하였다.

• Proceeding of EDISON Challenge
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• 2013.04a
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• pp.210-213
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• 2013

실리콘 나노선 전계 효과 트랜지스터(Field Effect Transisor: FET)의 특성을 시뮬레이션을 통해 연구하였다. 일반적인 트랜스컨덕턴스(transconductance) 값을 이용하여 소자의 전계 효과 이동도(field effect mobility)를 추출했고, Y-function 방법을 이용하여 저전계 이동도(low field mobility)와 문턱전압(threshold voltage)를 구했다. 채널길이가 10nm로 매우 짧을 때와 100nm의 일반적인 길이 일 때의 전하 이동도 특성을 비교하여 Si 나노선 FET의 쇼트 채널 효과(short channel effect)를 보았다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.190-190
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• 2003

현재 a-Si TFT는 평판 디스플레이 소자로서 주로 사용되고 있으나 점차 고속응답속도 특성, 고화질이 요구됨에 따라 높은 전계효과 이동도를 가진 poly-Si TFT로 대체하기 위한 연구가 진행되고 있으며 특히 poly-Si TFT를 상용 유리 기판에 적용하기 위해 비정질 실리콘의 저온 결정화에 대한 연구가 활발히 진행 되고 있다. 본 연구에서는 극박막의 Ni을 선택적으로 증착하여 전계 유도방향성 결정화 (Field Aided Lateral Crystallization : FALC) 공정을 이용하여 결정화를 진행하였으며 전계를 인가하지 않은 경우와 전계를 인가한 경우, 전계 세기에 따른 결정화에 대하여 비교하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.243.1-243.1
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• 2013

본 연구에서는 산소 분압과 열처리 온도에 따른 ITZO 박막 트랜지스터의 전기적 특성 향상을 목적으로 실험을 진행하였다. 1) ITZO 박막 증착 시 산소 분압 가변($O_2/(Ar+O_2)$ 30~40%), 열처리 온도 고정($350^{\circ}C$)과 2) ITZO 박막 증착 시 산소 분압 고정(30%), 열처리 온도($200{\sim}400^{\circ}C$)를 가변하여 실험을 진행하였다. 두 실험 모두 특성향상을 위해 산소 분위기에서 열처리를 진행하였다. 산소의 분압이 증가할수록 산소 빈자리를 채우면서 전자 농도가 감소하여 채널 전도 효과가 줄어들면서 Hump 현상이 발생하였고, 스윙이 증가, 문턱 전압이 음의 방향으로 이동하였다. 이에 $O_2/(Ar+O_2)$)의 30%에서 30%일때, 문턱전압은 1.98 V, 전계 효과 이동도는 28.97 $cm2/V{\cdot}s$, sub-threshold swing은 280 mv/dec, on-off 비율은 ~107로 가장 우수한 전기적 특성을 보였다. 또한 열처리 온도 가변 시 $400^{\circ}C$에서 전계 효과 이동도는 28.97 $cm^2/V{\cdot}s$로 $200^{\circ}C$의 전계 효과 이동도는 11.59 $cm^2/V{\cdot}s$에 비해 약 3배 증가하였고, 소자의 스위칭 척도인 sub-threshold swing은 약 180 mv/dec 감소하였다. 문턱 전압은 0.97V, on-off ratio는 약 107을 보였다. 동일한 산소 분압의 분위기에서 $400^{\circ}C$ 열처리 시 가장 우수한 전기적 특성을 보였고, 저온 공정으로 인한 플렉서블 디스플레이 투명 디스플레이 적용 가능성을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.215-215
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• 2010

실리콘 산화막 ($SiO_2$)의 성장 과정에서 발생하는 $SiO_2$ 층에 포획된 전자-정공, Si-$SiO_2$ 계면 영역의 산화물 고정 전하와 Si-$SiO_2$ 계면의 표면 준위에 포획된 전하와 같은 $SiO_2$ 의 결점에 의해 전계효과 트랜지스터 소자의 전기적 특성을 저하하여 신뢰성을 높이는데 한계점이 발생한다. $SiO_2$ 의 결점에 의한 전계효과 트랜지스터 소자의 전기적 특성 변화에 대한 연구는 활발히 진행되었으나, 전계효과 트랜지스터 소자에서 셀 사이즈가 감소함에 따라 전기적 특성에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 산화나 산화 후 열처리 과정 동안에 생기는 Si-$SiO_2$ 계면에서의 산화물 고정 전하의 위치에 따른 전계효과 트랜지스터 소자의 전기적 특성 변화를 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 관찰하였다. Si-$SiO_2$ 계면 근처의 실리콘 산화물내에 위치시킨 양전하를 산화물 고정 전하로 가정하여 시뮬레이션 하였다. 또한 40 nm의 전계효과 트랜지스터 소자에서 산화물 고정 전하의 위치를 실리콘 산화 막의 가장자리부터 중심으로 10 nm씩 각각 차이를 두고 비교해 본 결과, $SiO_2$의 가장 자리보다 $SiO_2$의 한 가운데에 산화물 고정 전하가 고정되었을 때 전류-전압 특성 곡선에서 문턱전압의 변화가 더 뚜렷함을 알 수 있었다. 산화물 고정 전하를 Si-$SiO_2$ 계면으로부터 1~5 nm 에 각각 위치시켜 계산한 결과 산화물 고정 전하에 의해 문턱 전압이 전류-전압 특성 곡선에서 낮은 전압쪽으로 이동하였고, 산화물 고정 전하가 Si-$SiO_2$ 계면에 가까울수록 문턱 전압의 변화가 커졌다. 이는 전계효과 트랜지스터 소자에서 Si-$SiO_2$ 계면의 산화물 고정 전하에 의해 실리콘의 전위가 영향을 받기 때문이며, 양의 계면전하는 반도체의 표면에서의 에너지 밴드를 아래로 휘게 만들어 문턱전압을 감소하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.7
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• pp.481-485
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• 2003

Amorphous silicon (a-Si:H) based TFT process has been studied at the maximum temperature of 15$0^{\circ}C$ with 25${\mu}{\textrm}{m}$ thick flexible and adhesive tape type polyimide foil substrate, which has benefit on handling a rugged, flexible plastic substrate trough sticking simply it to glass. This paper summarize the process procedure of the TFT on the plastic substrate and shows its electrical characteristics in comparison with glass substrate using primarily the ON/OFF current ratio and the field effect mobility as the quality criterion. The a-SiN:H coating layer played an important role in decreasing surface roughness of plastic substrate, so leakage current of TFT was decreased and mobility was increased. The results show that high quality a-Si:H TFTs can be fabricated on the plastic substrates through coating a rough plastic surface with a-SiN:H.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.193-194
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• 2012

그래핀(graphene)은 탄소원자가 육각형 벌집 모양 배열의 격자구조를 가지는 원자 한층 두께의 이차원 물질이다. 그래핀은 전도띠(conduction band)와 가전자띠(valence band)가 한 점에서 만나고 에너지와 역격자의 k 벡터가 선형적으로 비례하는 에너지 구조를 가진다. 이로 인해 그래핀은 매우 빠른 전하 이동도를 가지며 원자 한 층의 두께임에도 불구하고 약 2.3%의 빛을 흡수할 수 있으며 자외선 영역부터 적외선 영역까지의 넓은 파장대의 빛을 흡수 할 수 있다. 이와 같은 그래핀의 우월한 성질을 이용하면 광 응답에 고속으로 반응하고 높은 주파수의 광통신에서도 작동 할 수 있는 그래핀 광소자를 제작할 수 있게 된다. 하지만 미래의 고속 그래핀 광소자를 실현하기에 앞서 그래핀의 광응답에 대한 정확한 이해가 필요하다. 그리하여 본 연구에서는 그래핀 광소자를 제작하고 광소자의 광응답 전기적 성질을 분석하여 그래핀의 광응답 특성을 얻어내고자 실험을 진행하였다. 그래핀을 채널 물질로 하고 소스, 드레인, 후면 게이트를 가지는 일반적인 그래핀 전계효과 트랜지스터(field-effect transistor)를 제작하고 채널에 빛을 비추고 비추지 않은 상태에서의 전기적 성질을 측정하고 그 때 얻어진 그래프의 광응답의 원인을 조사하였다. 이 때 얻어지는 $I_D-V_G$ 그래프가 광 조사 시 왼쪽으로 이동하게 되는데 이의 원인을 각 게이트 전압 구간별로 $I_D$-t 그래프를 획득하여 분석하였다. 또한 광원에 펄스를 인가하여 펄스 형태의 광원을 그래핀 전계효과 트랜지스터에 조사시키고 이에 따른 전기적 성질 변화를 관찰하였다 이 때 다양한 게이트 전압이 인가된 상태에서 레이저 펄스 광원에 의한 광전류를 검출하였으며 이를 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.333.2-333.2
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• 2014

RF 스퍼터링 방법을 이용하여 제작된 IGZO 박막 트랜지스터 및 단막을 제조하여 UV처리 유무에 따른 전기적 특성을 평가하였다. IGZO 박막 트랜지스터는 Bottom gate 구조로 제조되었으며 UV처리 이후 전계효과 이동도, 문턱전압 이하 기울기 값등 모든 전기적 특성이 개선된 것을 확인 하였다. 이후 UV처리에 따른 소자의 전기적 특성 개선에 대한 원인을 분석하기위해 물리적, 전기적, 광학적 분석을 실시하였다. XRD분석을 통해 UV처리 유무에 따른 IGZO박막의 물리적 구조 변화를 관찰했지만 IGZO박막은 UV처리 유무에 상관없이 물리적 구조를 갖지 않는 비정질 상태를 보였다. IGZO 박막 트랜지스터의 문턱전압 이하의 기울기 값과을 통하여 반도체 내부에 존재하는 결함의 양을 계산한 결과 UV를 조사하였을 때 결함의 양이 감소하는 결과를 얻었으며 이 결과는 SE를 통해 밴드갭 이하 결함부분을 측정하였을 때와 같은 결과였다. 또한 UV처리 전에는 shallow level defect, deep level defect등의 넓은 준위에서 결함이 발견된 반면 UV처리 이후에는 deep level defect준위는 없어지고 shallow level defect준위 역시 급격하게 감소한 것을 볼 수 있었다. 결과적으로 IGZO 박막의 경우 UV처리를 함에 따라 결함의 양이 감소하여 IGZO박막 트랜지스터의 전계 효과 이동도를 증가 시킬 뿐 아니라 문턱전압 이하 기울기 값을 감소시키는 원인으로 작용하게 된다는 결과를 도출하였다.

• Proceedings of the IEEK Conference
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• 2000.06b
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• pp.44-47
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• 2000

본 연구는 α-Si:H TFT(Amorphous Silicon Thin Film Transistor)를 대체 할 펜타센을 활성층으로 사용하는 박막 트랜지스터를 제작에 관한 것이다. 유기 박막 트랜지스터는 유기발광소자와 함께 유연한 디스플레이에 응용된다. 펜타센 박막 트랜지스터의 제작은 채널 길이 25㎛, 70㎛, 소스, 드레인, 게이트 전극으로 Au을 lift off 공정으로 제작하였으며, 펜타센은 OMBD(Organic Molecular Beam Deposition)로 기판온도를 80℃로 유지하여 증착하였다. 제작된 소자로부터 트랜지스터 전류-전압 특성곡선을 측정하였고, 게이트에 의한 채널의 전도도가 조절됨을 확인하였다. 그리고, 전달특성곡선으로부터 문턱전압과 전계효과 이동도를 추출하였다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1345-1346
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• 2007

다양한 게이트 절연막의 펜타신 박막 트랜지스터의 전기적 특성을 atomic force microscope (AFM), X-선 회절을 사용하여 분석하였다. 펜타신 박막 트랜지스터는 thermal evaporator 방법을 사용하여 여러 폴리며 기판위에 제작하였다. Hexamethylsilasane (HMDS), polyvinyl acetate (PVA), polymethyl methacrylate (PMMA)등의 폴리머 기판을 사용하여 다양한 온도에서 증착시켰다. 이 때 PMMA위에 증착시킨 펜타신의 경우가 가장 큰 그레인 크기를 보였고, 가장 적은 트랩 농도를 보였다. 그리고 상부 전극 구조를 가진 박막 트랜지스터를 HMDS 처리를 한 $SiO_2$와 PMMA 절연막을 사용하여 제작하고 비교하였다. 이때 PMMA기판 위에 제작한 트랜지스터는 전계효과 이동도가 ${\mu}_{FET}=0.03cm^{2}/Vs$ 이고, 문턱이전 기울기 0.55V/dec, 문턱전압 $V_{th}=-6V$, on/off 전류비 $>10^5$의 전기적 특성을 보였고, $SiO_2$ 기판위에 제작한 트랜지스터는 전계효과 이동도 ${\mu}_{FET}=0.004cm^{2}/Vs$, 문턱이전 기울기 0.518 V/dec, 문턱전압 $V_{th}=5V$, on/off 전류비 $>10^4$의 전기적 특성을 보였다.