• 정보처리학회논문지A
• /
• 제14A권3호
• /
• pp.147-150
• /
• 2007

본 논문에서는 작은 점유면적과 저 전력 소모 특성을 갖도록 CPL(Complementary Pass-Transistor Logic) 논리구조의 전가산기에 저 전압 스윙 기술을 적용하여 16$\times$16 비트 병렬 곱셈기를 설계하였다. 회로구성상 CPL 논리구조는 CMOS 논리구조에 비해 NMOS 트랜지스터만을 사용하기 때문에 작은 면적을 소비한다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력 소모를 감소시키는 기술이다. 본 논문에서는 전가산기의 출력 단에 사용되는 인버터에 저 전압 스윙 기술을 적용하여 저 전력 소모 특성을 갖는 16$\times$16 비트 병렬 곱셈기를 설계하였다 설계한 회로는 17.3%의 전력 소모 감소와 16.5%의 전력소모와 지연시간의 곱(Power Delay) 감소가 이루어졌다.

• 정보처리학회논문지A
• /
• 제17A권3호
• /
• pp.121-126
• /
• 2010

본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 전자공학회논문지
• /
• 제51권4호
• /
• pp.49-58
• /
• 2014

본 논문에서는 저전력 고속 모바일 I/O 인터페이스를 위한 저스윙 차동 니어-그라운드 시그널링 (NGS) 트랜시버를 소개한다. 제안하는 트랜스미터는 온-칩 레귤레이터로 정류된 프로그래머블한 스윙을 가지는 전압-모드 드라이버와 비대칭 상승/하강시간을 가지는 전단드라이버를 사용한다. 제안하는 리시버는 고주파이득을 신장시키는 피드-포워드 커패시터를 이용한 새로운 다중경로이득 차동앰프를 사용한다. 또한, 이 리시버는 가변적인 트랜스미터 출력스윙에 의한 입력 공통모드 변화를 보상하며, 리시버 입력단 증폭기의 전류 미스매치를 최소화하기 위하여 새로운 적응형 바이어스 생성기를 포함한다. 트랜스미터와 리시버에 적용된 새로운 간단하고 효과적인 임피던스 매칭 기술들의 사용으로 우수한 시그널 인테그리티와 높은 파워 효율을 이뤄냈다. 65 nm CMOS 공정으로 설계된 제안하는 트랜시버는 10 cm 길이의 FR4 PCB에서 채널당 13 Gbps의 전송속도와 0.3 pJ/bit (= 0.3 mW/Gbps)의 높은 파워 효율을 갖는다.

• 한국정보전자통신기술학회논문지
• /
• 제15권2호
• /
• pp.144-151
• /
• 2022

본 논문에서는 배터리 응용을 위해 저면적 DC-DC 변환기를 갖는 1.5V 256kb eFlash 메모리 IP를 설계하였다. 저면적 DC-DC 변환기 설계를 위해서 본 논문에서는 단위 전하펌프 회로에서 펌핑 노드의 전압을 VIN 전압으로 프리차징해주는 회로인 크로스-커플드 (cross-coupled) 5V NMOS 트랜지스터 대신 5V NMOS 프리차징 트랜지스터를 사용하였고, 펌핑 노드의 부스팅된 전압을 VOUT 노드로 전달해주는 트랜지스터로 5V 크로스-커플드 PMOS 트랜지스터를 사용하였다. 한편 5V NMOS 프리차징 트랜지스터의 게이트 노드는 부스트-클록 발생기 회로를 이용하여 VIN 전압과 VIN+VDD 전압으로 스윙하도록 하였다. 그리고 펌핑 커패시터의 한쪽 노드인 클록 신호를 작은 링 발진 (ring oscillation) 주기 동안 full VDD로 스윙하기 위해 각 단위 전하펌프 회로마다 로컬 인버터 (local inverter)를 추가하였다. 그리고 지우기 모드 (erase mode)와 프로그램 모드 (program mode)에서 빠져나와 대기 (stand-by) 상태가 될 때 부스팅된 전압을 VDD 전압으로 프리차징해주는 회로를 사용하는 대신 HV (High-Voltage) NMOS 트랜지스터를 사용하여 VDD 전압으로 프리차징 하였다. 이와같이 제안된 회로를 DC-DC 변환기 회로에 적용하므로 256kb eFLASH IP의 레이아웃 면적은 기존 DC-DC 변환기 회로를 사용한 경우보다 6.5% 정도 줄였다.

• 대한전자공학회논문지SD
• /
• 제44권6호
• /
• pp.89-93
• /
• 2007

본 논문은 3.3V, $0.35{\mu}m$ CMOS 기술을 이용하여 I/O 인터페이스를 설계, 검증하였다. LVDS (low-voltage differential signaling)는 차동전송 방식과 저 전압의 스윙으로 저 전력 고속의 데이터를 전송할 수 있다. 본 논문은 기존의 차동증폭기나 감지 증폭기를 사용한 LVDS와 달리 telescopic 증폭기를 이용하여 2.3 Gbps의 빠른 전송속도를 갖는 LVDS 고속 인터페이스를 구현하였다. LVDS의 표준을 모두 충족하였고 25.5mW의 전력소모를 갖는다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 전자공학회논문지SC
• /
• 제45권2호
• /
• pp.26-36
• /
• 2008

차동 전송 기술과 저 전압 스윙을 기반으로 하는 LVDS(Low Voltage Differential Signaling)는 저 전력으로 고속 데이터 전송을 필요로 하는 분야에 넓게 사용되어 왔다. 본 논문은 1.3 Gb/s 이상에서 동작하는 새로운 I/O 인터페이스 회로 기술을 소개한다. 기존의 LVDS 수신단에서 사용하는 차동 pre-amp 대신에 sense amplifier를 pre-amp로 사용하는 수신단을 제안하였으며 이러한 수신단은 LVDS 송신단 출력 전압을 상당히 줄이고 1.3 Gb/s 이상의 전송 속도를 제공할 수 있다. 또한 전력소비와 노이즈 특성을 더욱 향상시키기 위하여 종단 저항을 사용하는 대신 인덕턴스로 임피던스 매칭을 하는 방법을 소개하였다. LVDS 수신단의 pre-amp로 사용하는 differential amp와 sense amp의 입력 인덕턴스로 임피던스 매칭을 하기 위해 unfolded 임피던스 매칭의 새로운 방법을 제안하였다. 제안한 LVDS I/O 회로들의 성능 분석 및 평가를 위하여 0.35um TSMC CMOS 테크놀로지를 기본으로 HSPICE를 이용하여 시뮬레이션 하였으며, 약 12 %의 전력 이득과 약 18 %의 전송 속도 향상을 나타내었다.

• 전자공학회논문지
• /
• 제50권7호
• /
• pp.122-130
• /
• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
• /
• 제42권8호
• /
• pp.35-42
• /
• 2005

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.