• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.246-246
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• 2012

최근의 디스플레이 시장에서는 고효율 저전력, 자발광 소자인 OLED가 차세대 디스플레이 시장의 블루칩으로써 연구되고 개선되어 왔다. 고효율, 고휘도 구현이 가능한 OLED 소자는 초기 발광 시 수명감소, 저전류 구동 효율 개선 및 소자의 유기 재료 개선의 문제점에 직면해 있기 때문에 많은 가능성을 아직 현실화 하지 못하고 있다. 본 연구에서는 전기적 스트레스를 가한 OLED 소자의 전기적, 광학적 성질을 측정함으로써 열화에 따른 소자의 특성 변화를 확인하여 문제점을 개선하는데 기여하고자 한다. $2{\times}2$ inch Glass에 $2{\times}2$ mm 크기의 발광면적을 갖는 Red OLED 소자를 제작한 후 Source Measure Unit을 이용, 8 V의 과전압을 72시간 동안 인가하여 소자의 열화현상을 가속시켰다. 이후 I-V-L 장비를 이용하여 전기적 특성 및 휘도 특성을 측정하였다. 측정된 결과는 휘도가 8 V에서 10,620 cd/$m^2$ ＞ 9,849 cd/$m^2$ (약 7.2% 감소)로 변화한 것을 확인 하였으며, 휘도 효율과 전력 효율을 측정해본 결과 8 V 에서의 소비전력 효율 역시 16%에서 ＞ 15%로(약 1%감소) 변화하였으나 안정적으로 발광이 유지되는 3 V~6 V 구간에서는 효율이 약 13%가 감소하였다. 또한 휘도 효율은 8 V 기준으로 1% , 3 V~6 V 구간에서는 약 8% 감소하였다. 본 연구 결과를 통하여 OLED 소자의 열화 현상은 소자의 휘도 감소뿐만 아니라 소비전력증가, 열화현상의 촉진으로 이어지는 것으로 확인 되었다.

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.3
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• pp.120-132
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• 2008

Networks-on-Chip (NoC) is emerging as a practical development platform for future systems-on-chip products. We propose an energy-efficient static algorithm which optimizes the energy consumption of task communications in NoCs with voltage scalable links. In order to find optimal link speeds, the proposed algorithm (based on a genetic formulation) globally explores the design space of NoC-based systems, including network topology, task assignment, tile mapping, routing path allocation, task scheduling and link speed assignment. Experimental results show that the proposed design technique can reduce energy consumption by 28% on average compared with existing techniques.

• Journal of IKEEE
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• v.24 no.2
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• pp.619-625
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• 2020

In this paper, we propose a TS-DMOSFET(Trench Shielded DMOSFET) structure in which P+ shielding region is formed in a deeper region than C-DMOSFET(Conventional DMOSFET) and S-DMOSFET(Shielded DMOSFET). Using TCAD simulation to compare the static characteristics of TS-DMOSFET with C- and S-DMOSFET. As for the structure proposed, the doping is followed by the source trench process. Despite the fact that it is a SiC material, this allows it to form a P+ shielding region in a deep area. Followed by completely suppressing the reach-through effect. As a result, when the breakdown voltage of the three structures is 3.3kV, the Ron of TS-DMOSFET is 9.7mΩ㎠. Thus, it is 68% and 54% smaller than the Ron of C-DMOSFET and S-DMOSFET respectively.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.99.1-99.1
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• 2017

$TiO_2$는 기계적, 화학적 안정성이 높아 가혹한 화학적 환경 또는 고온 운전 조건에서 훌륭한 내구성을 보여주어 산업적으로 일찍이 널리 이용되어 왔다. 예를 들어, 염소발생 (chlorine evolution reaction) 또는 산소발생반응은 (oxygen evolution reaction) 염소 또는 산소 라디칼에 전극이 지속적으로 노출되기에 강한 내부식성을 지닌 전극재가 요구되었고, 그 결과 $TiO_2$를 골조로 한 불용성전극 (dimensionally stable anode)이 개발되어 이용되고 있다. 그러나, $TiO_2$는 절연성이 높은 금속 산화물 재료이기 때문에 넓은 표면적 획득 및 촉매제 사용을 통해 소재의 단점을 극복해야만 한다. 넓은 반응 표면적 획득의 한 방법으로써 전기화학적 양극산화 (electrochemical anodization)를 통한 $TiO_2$ 나노튜브 제조법은 경제적이면서도 구조 제어도 간편한 방법이다. $TiO_2$ 나노튜브는 100nm 전후의 기공 크기를 가짐과 동시에 매우 높은 종횡비를 지니고 있어 넓은 반응 표면적 획득에 특히 유리하다. 그러나, 이 높은 종횡비는 촉매 도입을 어렵게 하는 저해요소가 되기도 한다. 이러한 문제를 해결하기 위하여 다양한 방법들이 연구되었으나 대부분이 번거롭거나 비싼 후단공정을 필요로 한다. 본 연구에서는 $TiO_2$ 나노튜브에 촉매를 도핑하기 위한 간단한 전기화학적 방법으로, 단일공정 양극산화법 (single-step anodization)과 전압충격법 (potential shock), 그리고 저전압충격법 (under potential shock)을 연구하였으며 이에 적용 가능한 촉매제의 종류를 소개한다. 또한, 촉매의 성질에 따른 응용분야와 그 성능평가 결과를 제시한다.

• Proceedings of the KIEE Conference
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• 2006.07c
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• pp.1637-1638
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• 2006

HVAC 시스템은 쾌적하고 깨끗한 운전환경을 만들어 줌으로써 운전자에게 향상된 안락성과 안전성을 제공한다. 이때 센서는 시시각각으로 변화하는 차실 내외의 환경변화에 대한 정보를 검출하여 HVAC 제어 유니트에 제공한다. 현재 HVAC 시스템에 사용되고 있는 후막 가스센서는 소자 크기와 소비전력이 크고, 제작공정이 까다로워 생산성이 낮은 단점이 있다. 이와 같은 문제점을 해결하기 위해서 최근에는 초소형화, 저소비전력, 대량생산에 의한 저가격화가 가능한 MEMS 가스센서의 연구개발이 활발히 진행되고 있다. 본 연구에서는 MEMS 구조체를 이용한 마이크로 가스센서를 설계 및 제작하였고, 감도특성을 고찰하였다. 가스 감지막은 금속산화물 페이스트를 스크린 프린팅 하는 종래의 방법 대신 MEMS 구조체에 적용 가능한 sol-gel 프로세스에 의해 형성하였다. 또 가스 감지전극과 micro-heater를 동일 평면상에 제작, 공정을 간소화하여 저가화를 시도하였다. MEMS 구조체 위에 제작된 Pt 박막 micro-heater의 인가전압에 따른 발열특성을 조사한 결과, 발열온도가 인가전압에 비례하는 이상적인 선형성을 나타내었으며, $300^{\circ}C$의 동작 온도에 도달하기 위해 65mW 이하의 저전력 동작이 가능하였다. 가스 센서의 감도특성 확인 실험은 CO 가스 10ppm, NO 가스 0.3ppm을 기준으로 수행되었으며, CO 및 NO에 대해 Rs(sensitivity, 가스반응저항/초기저항) 값은 각각 0.753 과 2.416로 우수한 성능을 나타내었다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.7 no.5
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• pp.866-874
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• 2006

This paper proposes a new Dynamic Voltage Scaling(DVS) algorithm to achieve low-power scheduling of aperiodic hard real-time tasks. Aperiodic tasks schedulingcannot be applied to the conventional DVS algorithm and result in consuming energy more than periodic tasks because they have no period, non predictable worst case execution time, and release time. In this paper, we defined Virtual Periodic Task Set(VTS) which has constant period and worst case execution time, and released aperiodic tasks are assigned to this VTS. The period and worst case execution time of the virtual task can be obtained by calculating task utilization rate of both periodic and aperiodic tasks. The proposed DVS algorithm scales the frequency of both periodic and aperiodic tasks in VTS. Simulation results show that the energy consumption of the proposed algorithm is reduced by 11% over the conventional DVS algorithm for only periodic task.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.8
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• pp.1868-1876
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• 2010

In this paper, we design a 256-bit EEPROM IP using only logic process-based devices. We propose EEPROM core circuits, a control gate (CG) and a tunnel gate (TG) driving circuit, to limit the voltages between the devices within 5.5V; and we propose DC-DC converters : VPP (=+4.75V), VNN (-4.75V), and VNNL (=VNN/3) generation circuit. In addition, we propose switching powers, CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG, VNNL_TG switching circuit, to be supplied for the CG and TG driving circuit. Simulation results under the typical simulation condition show that the power consumptions in the read, erase, and program mode are $12.86{\mu}W$, $22.52{\mu}W$, and $22.58{\mu}W$ respectively. Furthermore, the manufactured test chip operated normally and generated its target voltages of VPP, VNN, and VNNL as 4.69V, -4.74V, and -1.89V.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.21 no.6
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• pp.662-671
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• 2020

Recently, for the purposes of reducing carbon dioxide(CO₂) emissions in the island area, countermeasures to decrease the operation rate of diesel generator(DG) and to increase one of renewable energy sources(RES) is being studied. In particular, the demonstration and installation of stand-alone micro-grid(MG) system which is composed of DG, RES and energy storage system(ESS) has been implemented in some island areas such as Gapa-do, Gasa-do and Ulleung-do island. However, many power quality(PQ) problems may be occurred due to an intermittent output of RES including photovoltaic(PV) system and wind power(WP) system in a normal operating of constant voltage & constant frequency(CVCF) inverter-based MG system. Therefore, this paper presents a modeling of the 30kW scale MG system using PSCAD/EMTDC, and also implements a 30kW scale CVCF inverter-based MG system as test devices to analyze normal operating characteristics of MG system. From the simulation and test results, it is confirmed that the proposed methods are useful and practical tools to improve PQ problems such as under-voltage, over-voltage and unbalanced load in CVCF inverter-based MG system.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.16 no.6
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• pp.454-464
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• 2023

This paper proposes a low-power 8-bit asynchronous SAR ADC with a sampling rate of 1 MS/s for sensor node applications. The ADC uses bootstrapped switches to improve linearity and applies a VCM-based CDAC switching technique to reduce the power consumption and area of the DAC. Conventional synchronous SAR ADCs that operate in synchronization with an external clock suffer from high power consumption due to the use of a clock faster than the sampling rate, which can be overcome by using an asynchronous SAR ADC structure that handles internal comparisons in an asynchronous manner. In addition, the SAR logic is designed using dynamic logic circuits to reduce the large digital power consumption that occurs in low resolution ADC designs. The proposed ADC was simulated in a 180-nm CMOS process, and at a 1.8 V supply voltage and a sampling rate of 1 MS/s, it consumed 46.06 𝜇W of power, achieved an SNDR of 49.76 dB and an ENOB of 7.9738 bits, and obtained a FoM of 183.2 fJ/conv-step. The simulated DNL and INL are +0.186/-0.157 LSB and +0.111/-0.169 LSB.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.3
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• pp.69-76
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• 2008

This work proposes a 12b 1kS/s 65uA 0.35um CMOS algorithmic ADC for sensor interface applications such as accelerometers and gyro sensors requiring high resolution, ultra-low power, and small size simultaneously. The proposed ADC is based on an algorithmic architecture with recycling techniques to optimize sampling rate, resolution, chip area, and power consumption. Two versions of ADCs are fabricated with a conventional open-loop sampling scheme and a closed-loop sampling scheme to investigate the effects of offset and 1/f noise during dynamic operation. Switched bias power-reduction techniques and bias circuit sharing reduce the power consumption of amplifiers in the SHA and MDAC. The current and voltage references are implemented on chip with optional of-chip voltage references for low-power SoC applications. The prototype ADC in a 0.35um 2P4M CMOS technology demonstrates a measured DNL and INL within 0.78LSB and 2.24LSB, and shows a maximum SNDR and SFDR of 60dB and 70dB in versionl, and 63dB and 75dB in version2 at 1kS/s. The versionl and version2 ADCs with an active die area of $0.78mm^2$ and $0.81mm^2$ consume 0.163mW and 0.176mW at 1kS/s and 2.5V, respectively.