• Proceedings of the Korean Society of Computer Information Conference
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• 2013.07a
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• pp.261-263
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• 2013

본 논문에서는 회로 구현 디바이스에 따른 저전력 알고리즘을 제안한다. 제안한 알고리즘은 회로를 구현할 디바이스의 면적과 동작 주파수를 고려하여 저전력의 회로를 구현할 수 있는 방법이다. 저전력의 회로를 구현하기 위해 우선 구현하고자 하는 회로를 구성하고 있는 라이브러리들 중에서 최소의 면적을 가지고 있는 라이브러리들을 선택한다. 선택된 라이브러리들의 면적과 지연시간을 이용하여 회로 구현 대상 소자의 면적에 따라 필수 라이브러리들의 면적을 제외한 나머지 면적에 대해 복제가 가능한 라이브러리들의 수를 구한다. 최대의 지연시간을 가지고 있는 라이브러리부터 면적에 따라 차례로 복제를 수행하여 회로 전체의 수행시간을 감소시킨다. 회로 구현의 라이브러리들과 수가 결정되면 회로 동작이 허용하는 범위내에서 주파수를 조절하여 최소의 소모 전력을 갖는 회로를 구현한다. 본 논문에서는 제안한 알고리즘의 효율성을 입증하기 위해 RT 라이브러리를 이용하여 회로를 구현하여 비교 실험을 수행하였다. 실험결과 8.3%의 소모 전력이 감소된 결과를 나타내어 제안한 알고리즘의 우수성이 입증되었다.

• Journal of the Korea Society of Computer and Information
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• v.11 no.2 s.40
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• pp.1-6
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• 2006

In this paper, a RTL binding technique and low power technology mapping consider CPLD is proposed. Allocation processing selected module consider the module calculation after scheduling process for circuit by HDL. Select CPLD for constrain after allocation. A Boolean equation is partitioned for CLB by allocated modules. The proposed binding algorithm is description using optimum CLB within a CPLD consider low power. The proposed algorithm is examined by using 16 bit FIR filter. In the case that applicate the algorithm, the experiments results show reduction in the power consumption by 43% comparing with that of non application algorithm.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.7
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• pp.110-120
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• 2016

A power-efficient neuromodulator is needed for implantable systems. In spite of their stimulation signal's simplicity of wave shape and waiting time of MCU(micro controller unit) much longer than execution time, there is no consideration for low-power design. In this paper, we propose a novel of low-power algorithm based on the characteristics of stimulation signals. Then, we designed and implement a neuromodulation software that we call NMS(neuro modulation simulation). In order to implement low-power algorithm, first, we analyze running time of every function in existing NMS. Then, we calculate execution time and waiting time for these functions. Subsequently, we estimate the transition time between active mode (AM) and low-power mode (LPM). By using these results, we redesign the architecture of NMS in the proposed low-power algorithm: a stimulation signal divided into a number of segments by using characteristics of the signal from which AM or LPM segments are defined for determining the MCU power reduces to turn off or not. Our experimental results indicate that NMS with low-power algorithm reducing current consumption of MCU by 76.31 percent compared to NMS without low-power algorithm.

• Journal of Digital Contents Society
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• v.14 no.1
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• pp.59-64
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• 2013

In this paper, we proposed low power algorithm for a task. The task means the inside of a necessary processor and external resources to work accomplishment of a system. Each task analyzes a life time and a number of called for implement a low power circuit. First of all, reduce power consumption of a task have maximum power consumption for low power circuit implementation. Therefore, first selecting a task had maximum power consumption. The task had a maximum power consumption ranking consider a life time and a number of called for each task. While a life time of task is long, top priority ranking to decrease power consumption to the task that the number of call generates the power consumption how a disguise is large in case of a lot of task becomes. Frequency decision to have minimum power consumption, and decrease power consumption all the circuit by a change of frequency of the task which the minimum task that a wasting past record is the maximum becomes. Also, keep continuously minimum power consumption, with every effort task until last life time in opening life time, and decrease gets total power consumption. Experiments results show reduction in the power consumption by 5.43% comparing with that [7] algorithm.

• Journal of Digital Contents Society
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• v.14 no.1
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• pp.1-5
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• 2013

In this paper a study of efficient CPLD low power algorithm is proposed. Proposed algorithm applicate graph partition method using DAG. Circuit representation DAG. Each nodes set up cost. The feasible cluster create according to components of CPLD. Created feasible cluster generate power consumption consider the number of OR-term, the number of input and the number of output. Implement a circuit as select FC having the minimum power consumption. Compared with experiment [9], and power consumption was decreased. The proposed algorithm is efficient. this paper, we proposed FPGA algorithm for consider the power consumption.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2008.04a
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• pp.251-254
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• 2008

유비쿼터스 네트워크의 실현을 위한 4세대 통신방식의 유력한 후보로 부상하는 OFDM (Orthogonal Frequency Division Multiplexing) 통신방식이 육상에 주목받고 있으며, 고속 데이터 전송을 위한 무선랜의 표준기술로 확정되어 있다. 해상 통신의 경우에서도 OFDM 통신방식은 단파대역을 이용한 데이터 전송방식으로 제안되고 있으며, ITU (International Telecommunication Union)는 해상통신에서 32-point FFT를 사용하도록 권고하고 있다. 해상 통신에서는 해양사고 및 조난 시에도 통신이 이루어져야 하는 한계상황을 고려하면, OFDM 통신방식의 중요 디바이스인 FFT는 저전력으로 동작되어야 한다. 따라서 본 논문에서는 OFDM 방식의 중요 디바이스인 32-point FFT를 저전력으로 동작시키기 위해 radix-2와 radix-4를 이용하여 저전력 32-point FFT 알고리즘을 제안한다. 최적화된 설계로 32-point FFT를 저전력 동작이 가능하도록 설계하였으며, 제안한 알고리즘은 VHDL로 구현하고 FPGA Spartan3 board에 장착하여 Matlab의 이론값과 비교, 검증하였다. 제안된 32-point FFT는 해상통신에서의 OFDM 적용을 위한 선도기술로 유용할 것이다.

• Annual Conference of KIPS
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• 2011.04a
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• pp.123-126
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• 2011

저전력 운전을 위해 정렬 알고리즘을 대상으로 알고리즘 복잡도와 에너지 소모 관련성을 분석하고 전력 효율을 향상시키도록 알고리즘을 수정 개발하여 실험하였다. 얻어진 결과는 향후 그린컴퓨팅 실현에 활용하고자 한다.

• The KIPS Transactions:PartA
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• v.19A no.1
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• pp.17-22
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• 2012

The demand of high performance processor is soaring due to the extending of mobile and small electronic device market. CGRA(Coarse Grained Reconfigurable Architecture) is the processor satisfying both of performance and low-power demands and a great alternative of ASIC that can be reconfigured. This paper presents a novel low-power mapping algorithm that optimizes the number of used computation resource in the mapping phase by considering data transfer time. Compared with previous mapping algorithm, ours reduce energy consumption by up to 73%, and 56.4% on average.

• Annual Conference of KIPS
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• 2016.04a
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• pp.972-974
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• 2016

최근 전 세계적으로 IoT(Internet of Things) 기술이 활발히 연구되고 있다. IoT 환경은 임베디드나 센서 등의 시스템에 적용되는 경우가 많다. 그 특성으로 인해, 적용된 장치들은 경량화되기 때문에 통신을 위한 프로토콜로 UDP 기반 프로토콜을 많이 사용한다. UDP 기반 프로토콜은 TCP 기반 프로토콜보다 보안 기능이 미비하므로 UDP 상에서도 보안 기능을 제공해 줄 수 있는 DTLS(Datagram Transport Layer Security)가 권고된다. 하지만 DTLS는 저전력 IoT 환경을 고려하여 만들어진 프로토콜이 아니다. 그래서 저전력 IoT 환경에서 사용하기에는 힘들다. 하지만 HIGHT(HIGh security and light weigHT) 알고리즘을 사용하면 보안적인 측면을 고려하면서도 DTLS의 알고리즘인 AES(Advanced Encryption Standard)의 높은 에너지 소모량이 해결된다. 본 논문에서는 보안 측면을 고려하면서 에너지 효율까지 고려한 KISA(Korea Internet & Security Agency, 한국인터넷진흥원)의 HIGHT 암호화 알고리즘을 기반으로 DTLS를 경량화하여 저전력 기기에서 적용할 수 있는 방안을 제안한다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2020.07a
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• pp.327-328
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• 2020

본 논문에서는 저전력 저비용 임베디드 환경에서 PCB 검사 기법을 제안한다. 특히, IC 미삽에 대한 검출 알고리즘을 제안하고 실험한다. 고사양의 컴퓨팅 시스템에서는 CNN과 같은 딥러닝 뉴럴 네트워크를 사용하여 특별한 알고리즘을 고려하지 않아도 대규모의 데이터를 입력함으로써 모델을 완성하고 이를 통해 PCB 검사를 수행할 수 있다. 그러나 데이터의 양이 충분하지 않거나 충분한 전력과 비용을 투입하지 못하는 임베디드 환경에서는 각 부품에 따른 컴퓨터 비전 알고리즘이 필요하다. IC의 경우 타부품에 비하여 형태가 직사각으로 정형화 되있으며 색상도 균일한 특징을 가지고 있기에 미삽에 대한 검출이 가능하다. 베어보드(Bare Board)의 색상과 IC 부품의 색상이 확연히 다를 경우에는 RGB 픽셀을 카운트 하는 히스토그램 카운팅 알고리즘만으로 검출이 가능하다. 베어보드의 색삭과 IC의 색상이 유사할 경우에는 베어보드의 핀 혹은 홀의 형태를 감지하여 검출이 가능하다. 본 논문에서는 베어보드의 색상와 IC의 색상이 같을 경우에 다를 경우를 나누어 미삽 검사를 수행하고 그 정확도를 확인한다.