• Current Photovoltaic Research
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• 제2권1호
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• pp.28-35
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• 2014

High-efficiency in $Cu(In,Ga)Se_2$ (CIGS) solar cells were usually achieved on soda-lime glass substrates due to Na incorporation that reduces deep-level defects. However, this supply of sodium from sodalime glass to CIGS through Mo back electrode could be limited at low deposition temperature. Na content could be more precisely controlled by supplying Na from known amount of an outside source. For the purpose, an $Na_2S$ layer was deposited on Mo electrode prior to CIGS film deposition and supplied to CIGS during CIGS film. With the $Na_2S$ underlayer a more uniform component distribution was possible at $350^{\circ}C$ and efficiency was improved compared to the cell without $Na_2S$ layer. With more precise control of bulk and surface component profile, CIGS film can be deposited at low temperature and could be useful for flexible CIGS solar cells.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.194.2-194.2
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• 2015

본 논문에서는 InP 기판에 자발형성법 (Self-assembled Mode)으로 성장한 InAs/InAlGaAs 양자점(Quantum Dots)의 외부 열처리 온도에 따른 광학적 특성을 논의한다. 분자선증착기 (Molecular Beam Epitaxy, VH80MBE)로 5주기 적층구조를 갖는 InAs/InAlGaAs 양자점 시료 (기준시료)를 성장 후 온도 의존성 및 여기광세기 의존성 포토루미네슨스 (photoluminescence, PL) 분광법으로 기본특성을 평가하였다. 양자점 시료를 $500{\sim}800^{\circ}C$에서 열처리를 수행하고 광학적 특성을 열처리 전과 비교하여 분석하였다. $550^{\circ}C$에서 열처리한 InAs/InAlGaAs 양자점 시료의 저온 (11K) PL 파장은 1465 nm를 보였으며, 이는 열처리를 하지 않은 기준시료의 1452 nm 보다 13 nm 장파장으로 이동하였다. 열처리 온도가 $700^{\circ}C$ 이상인 경우, 양자점 PL 파장이 다시 단파장으로 이동하는 현상을 보였지만 여전히 열처리하지 않은 기준시료보다 장파장을 나타내었다. $700^{\circ}C$에서 열처리한 양자점 시료의 저온 PL 광세기는 기준시료보다 15.5배 더 크게 나타났으며, 주변 온도가 증가할수록 더디게 감소하는 것을 확인할 수 있었다. 온도의존성 PL로부터 구한 활성화에너지 (Activation Energy)는 $700^{\circ}C$ 열처리 온도의 경우 175.9 meV를 나타내었다. InAs/InAlGaAs 양자점 시료의 열처리 온도에 따른 광특성 변화를 InAs 양자점과 InAlGaAs 장벽층 계면에서 III족 원소인 In, Al 및 Ga의 상호확산과 결함이 완화되는 현상으로 해석할 수 있다.

• 한국초전도ㆍ저온공학회논문지
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• 제6권3호
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• pp.12-15
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• 2004

There are two major approaches to obtain texture template for HTS coated conductor (CC) ---IBAD and RABiTS. CC's with IBAD template showed both longer and higher Ic results so far. IBAD for CC began with YSZ, the processing of which is very slow compared to other processings needed for the fabrication of CC. Because of this very slow processing speed, IBAD with other materials such as Gd$_2$Zr$_2$O$_{7}$(GZO) and MgO have been developed. The processings of IBAD-GZO and IBAD-MgO are known to be up to 3times and 100 times. respectively, as fast as the processing of IBAD-YSZ. IBAD-MgO is very attractive in that the processing is very fast. IBAD-MgO also needs additional buffer layer(s). Many materials are being investigated to be used as a buffer layer on top of the MgO. BaZrO$_3$ (BZO) is a good candidate as the buffer layer on top of the IBAD-MgO because it is chemically stable and does not react with YBCO at high temperatures. It also has good lattice match with MgO. The BZO film has been deposited on single crystal MgO, and YBCO film was deposited on BZO/MgO to investigate the possibility of using BZO as both the buffer and capping layer of the CC.C.

• 한국진공학회지
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• 제7권4호
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• pp.320-327
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• 1998

원격 플라즈마 화학기상증착법(Remote Plasma Enhanced-Ultrahigh Vacuum Chemical Vapor Deposition)에 의해 활성화된 질소 원자를 사용하여 사파이어 기판의 표면 을 저온에서 질화처리한 후 표면의 화학적 조성을 조사하였다. 질화처리에 의해 주로 표면 에 형성된 물질은 AIN임을 X-선 광전자 분광방법(X-ray photoelectron spectroscopy:XPS) 을 사용하여 확인하였다. 또한 플라즈마의 RF 출력, 반응 온도 및 시간에 따라서 기판의 Al 과 반응한 질소의 상대적인 양과, 표면 형태를 XPS와 AFM(atomic force microscopy)을 사 용하여 조사하였다. 플라즈마에 의해서 질소는 RF출력에 따라 증가한 후 일정하게 됨을 관 찰하였다. 그러나 질화 처리 온도와 시간의 증가에 따른 AIN의 상대적인 양은 비교적 무관 함을 관찰하였다. 또한 Ar스퍼터링을 통한 XPS의 depth profile을 관찰한 결과 질화층은 깊 이에 따라 3개의 다른 층으로 이루어져 있음을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.19-19
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• 2007

Excimer laser annealing (ELA) 방법을 이용하여 결정화하고 게이트 절연체로써 high-k 물질을 가지는 다결정 실리콘박막 트랜지스터의 전기적 특성을 평가하였다. 다결정 실리콘 박막 트랜지스터는 비결정질 실리콘 박막 트랜지스터 보다 높은 전계 효과 이동도와 운전 용이한 장점을 가진다. 기존의 결정화 방법으로는 다결정 실리콘 박막 트랜지스터의 높은 열 공급을 피할 수 없기 때문에, 매몰 산화막 위의 비결정질 박막은 저온에서 다결정 실리콘 결정화를 위해 KrF excimer laser (248nm)를 이용하여 가열 냉각 공정을 했다. 게다가 케이트 절연체로써 atomic layer deposition (ALD) 방법에 의해 저온에서 20 nm의 고 유전율을 가지는 $HfO_2$ 박막을 증착하였다. 알루미늄은 n-MOS 박막 트랜지스터의 게이트 전극으로 사용되었다. 금속 케이트 전극을 사용하여 게이트 공핍 효과와 관계되는 케이트 절연막 두께의 증가를 예방할 수 있고, 게이트 저항의 감소에 의해 소자 속도를 증가 시킬 수 있다. 추가적으로, 비결정질 실리콘 박막의 결정화 기술로써 사용된 ELA 방법은 SPC (solid phase crystallization) 방법과 SLS (sequential lateral solidification) 방법에 의해 비교되었다. 결과적으로, ELA 방법에 의해 결정화된 다결정 실리콘 박막의 결정도와 표면 거칠기는 SPC와 SLS 방법에 비해 개선되었다. 또한, 우리는 ELA 결정화 방법에 의한 다결정 실리콘 박막 트랜지스터로부터 우수한 소자 특성을 얻었다.

• 한국진공학회지
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• 제17권6호
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• pp.528-537
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• 2008

ICP-CVD를 사용하여 수소화된 비정질 실리콘(a-Si:H)을 60 nm 또는 20 nm 두께로 성막 시키고, 그 위에 전자총증착장치(e-beam evaporator)를 이용하여 30 nm Ni 증착 후, 최종적으로 30 nm Ni/(60 또는 20 nm a-Si:H)/200 nm $SiO_2$/single-Si 구조의 시편을 만들고 $200{\sim}500^{\circ}C$ 사이에서 $50^{\circ}C$간격으로 40초간 진공열처리를 실시하여 실리사이드화 처리하였다. 완성된 니켈실리사이드의 처리온도에 따른 면저항값, 상구조, 미세구조, 표면조도 변화를 각각 사점면저항측정기, HRXRD, FE-SEM과 TEM, SPM을 활용하여 확인하였다. 60 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $400^{\circ}C$이후부터 저온공정이 가능한 면저항값을 보였다. 반면 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $300^{\circ}C$이후부터 저온공정이 가능한 면저항값을 보였다. HRXRD 결과 60 nm 와 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 열처리온도에 따라서 동일한 상변화를 보였다. FE-SEM과 TEM 관찰결과, 60 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 저온에서 고저항의 미반응 실리콘이 잔류하고 60 nm 두께의 니켈실리사이드를 가지는 미세구조를 보였다. 20 nm a-Si:H 기판위에 형성되는 니켈실리사이드는 20 nm 두께의 균일한 결정질 실리사이드가 생성됨을 확인하였다. SPM 결과 모든 시편은 열처리온도가 증가하면서 RMS값이 증가하였고 특히 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $300^{\circ}C$에서 0.75 nm의 가장 낮은 RMS 값을 보였다.

• 한국진공학회지
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• 제18권3호
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• pp.213-220
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• 2009

Al이 도핑된 투명 전도성 Al:ZnO (AZO) 박막에 대한 RF magnetron sputtering 증착 법을 이용한 저온 최적공정조건을 연구하였다. 투명전극 재료로써의 AZO 박막의 전기적, 결정학적 물성을 최대한 향상시키기 위해서, in-situ상태에서 유리기판상에 최적화된 증착 조건의 AZO 버퍼 층을 삽입하는 이중박막 구조를 제작하였다. RF 인가 전력 $50{\sim}60\;W$에서 증착된 버퍼층 위에 120 W의 RF 전력에서 성장한 AZO 박막의 경우, 비저항 $3.9{\times}10^{-4}{\Omega}cm$, 전하 캐리어농도 $1.22{\times}10^{21}/cm^3$, 홀 이동도 $9.9\;cm^2/Vs$의 전기적 특성을 보였다. 이러한 결과는 버퍼 층이 없는 기존의 단일 구조와 비슷하나, 전기적 비저항 특성을 약 30% 정도 향상시킬 수 있었으며, 전기적 특성의 향상 원인을 $Ar^+$ 이온의 입사 에너지의 변화에 따른 버퍼 층의 압축응력과 결정화 정도와의 의존성으로 설명하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.399-399
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• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 한국안광학회지
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• 제13권1호
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• pp.27-30
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• 2008

목적: 본 논문은 저온에서 $V_2O_5$의 cathode의 합성이 가능하다는 것이다. 방법: 간편한 진공 열증착법을 이용하여, 현미경용 소다 라임 실리카 슬라이드 기판위에 가시영역에서 투명하고 결정학적으로 비정질인 $V_2O_5$ 박막을 제조하였다. 100, 150 및 200$^{\circ}C$로 10분간 열처리가 완료된 박막의 표면미세구조와 파단면을 전계방사 주사형 전자현미경으로 분석하였다. 박막의 가시영역에서의 투과율과 표면 거칠기를 ultra violet-visible spectrophotometer와 Scanning probe microscope로 각각 분석하였다. 결과: 열처리 온도가 100$^{\circ}C$에서 150 및 200$^{\circ}C$로 증가함에 따라, 박막의 투과율은 감소하는 경향을 보였다. 박막의 광학적 특성은 표면미세구조적 결과를 바탕으로 토론될 것이다. 결론: 100$^{\circ}C$인 경우 광학적 투과율이 우수하고, 박막의 표면특성이 균질한 비정질 $V_2O_5$ 박막을 제조할 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2010년도 춘계학술발표대회
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• pp.53.2-53.2
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• 2010

지금까지 능동 구동 디스플레이의 TFT backplane에 사용하고 있는 채널 물질로는 수소화된 비정질 실리콘(a-Si:H)과 저온 폴리실리콘(low temperature poly-Si)이 대표적이다. 수소화된 비정질 실리콘은 TFT-LCD 제조에 주로 사용되는 물질로 제조 공정이 비교적 간단하고 안정적이며, 생산 비용이 낮고, 소자 간 특성이 균일하여 대면적 디스플레이 제조에 유리하다. 그러나 a-Si:H TFT의 이동도(mobility)가 1 cm2/Vs이하로 낮아 Full HD 이상의 대화면, 고해상도, 고속 동작을 요구하는 UD(ultra definition)급 디스플레이를 개발하는데 있어 한계 상황에 다다르고 있다. 또한 광 누설 전류(photo leakage current)의 발생을 억제하기 위해서 화소의 개구율(aperture ratio)을 감소시켜야하므로 패널의 투과율이 저하되고, 게이트 전극에 지속적으로 바이어스를 인가 시 TFT의 문턱전압(threshold voltage)이 열화되는 문제점을 가지고 있다. 문제점을 극복하기 위한 대안으로 근래 투명 산화물 반도체(transparent oxide semiconductor)가 많은 관심을 얻고 있다. 투명 산화물 반도체는 3 eV 이상의 높은 밴드갭(band-gap)을 가지고 있어 광 흡수도가 낮아 투명하고, 광 누설 전류의 영향이 작아 화소 설계시 유리하다. 최근 다양한 조성의 산화물 반도체들이 TFT 채널 층으로의 적용을 목적으로 활발하게 연구되고 있으며 ZnO, SnO2, In2O3, IGO(indium-gallium oxide), a-ZTO(amorphous zinc-tin-oxide), a-IZO (amorphous indium-zinc oxide), a-IGZO(amorphous indium-galliumzinc oxide) 등이 그 예이다. 이들은 상온 또는 $200^{\circ}C$ 이하의 낮은 온도에서 PLD(pulsed laser deposition)나 스퍼터링(sputtering)과 같은 물리적 기상 증착법(physical vapor deposition)으로 손쉽게 증착이 가능하다. 특히 이중에서도 a-IGZO는 비정질임에도 불구하고 이동도가 $10\;cm2/V{\cdot}s$ 정도로 a-Si:H에 비해 월등히 높은 이동도를 나타낸다. 이와 같이 a-IGZO는 비정질이 가지는 균일한 특성과 양호한 이동도로 인하여 대화면, 고속, 고화질의 평판 디스플레이용 TFT 제작에 적합하고, 뿐만 아니라 공정 온도가 낮은 장점으로 인해 플렉시블 디스플레이(flexible display)의 backplane 소재로서도 연구되고 있다. 본 실험에서는 rf sputtering을 이용하여 증착한 a-IGZO 박막에 대하여 열처리 조건 변화에 따른 a-IGZO 박막들의 광학적, 전기적 특성변화를 살펴보았고, 이와 더불어 a-IGZO 박막을 TFT에 적용하여 소자의 특성을 분석함으로써, 열처리에 따른 Transfer Curve에서의 우리가 요구하는 Threshold Voltage(Vth)의 변화를 관찰하였다.