• Proceedings of the Korea Multimedia Society Conference
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• 2002.11b
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• pp.609-612
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• 2002

본 논문은 다양한 멀티미디어 응용을 위한 재구성가능(reconfigurable) 구조의 프로세서 설계에 대해서 연구하였다. 설계된 프로세서는 RISC 코어 프로세서와 코스-그레인(coarse-grain) 구조의 재구성가능 셀들의 배열로 이루어진 처리 유닛으로 구성되었다. 여기서 사용된 RISC 코어 프로세서는 하드웨어 구조를 간단히 하기 위하여 MIPS 명령어들 중에서 사용빈도가 높은 것들만 고려하였으며, 재구성가능 처리를 위한 별도의 명령어를 추가하였다. 본 논문에서 제시한 재구성가능 프로세서는 VHDL로 모델링하여 실행을 검증하였으며, 하드웨어의 유연성을 증가하여 다양한 멀티미디어 응용에 적용함과 아울러 속도향상에 기여함을 볼 수 있었다.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.2998-3000
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• 2000

본 논문에서는 BNN, 블록기반 신경망 모델을 재구성가능 하드웨어(FPGA)로 설계한다. 블록기 반 신경망은 재구성가능 하드웨어에 의하여 구현이 용이하고 구조 및 가중치의 최적화에 진화 알고리즘을 적용시킬 수 있다. 블록기반 신경망의 구조와 가중치를 표현하는 바이너리 스트링을 오프라인으로 진화시킨 후, 재구성가능 하드웨어로 구현한다. FPGA로 구현된 블록기반 신경망의 성능을 확인하기 위하여 간단한 성능시험에 사용되는 대표적인 패턴들을 사용하여 블록기반 신경망의 패턴분류 성능을 알아본다.

• Proceedings of the Korean Society of Medical Physics Conference
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• 2003.09a
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• pp.58-58
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• 2003

목적 : 본 연구에서는 C-arm과 CT에 사용 가능한 자궁경부암용 팬톰을 개발하고 이를 이용하여 기존의 필름 방법에 기반한 위치 확인 방법과 CT 재구성 방법의 정확성을 비교 연구하고자 한다. 정확성이 검증된 후에는 두 방법의 장점을 이용하기 위해 CT로 재구성된 좌표를 필름의 좌표로 변환시켜 현재 사용되고 있는 필름에 기반한 근접 치료 계획 시행에 도움을 주고자 한다. 방법 : 자체 제작한 자궁경부암용 팬톰은 인체 등가 물질인 물과 아크릴을 사용하였고, 크게 localizer 부분과 팬톰 부분으로 구성되어 있다. 또한, 실제 자궁경부암 환자의 임상적인 구조를 모사하여 제작하였다. 자궁경부암 치료시 중요 장기인 방광과 직장을 구와 원기둥으로 설계하였고, 고선량율 applicator는 아크릴 판의 흠으로 고정시켜 제작하였기 때문에 CT 촬영시 applicator를 제거한 영상에서도 applicator의 구조가 정확하게 묘사될 수 있도록 제작하였다. 두 시스템에서 재구성된 좌표를 비교하기 위해 각각의 시스템에서의 얻은 재구성 좌표와 팬톰 자체의 localizer와 재구성 알고리즘을 바탕으로 개발된 프로그램을 이용하여 얻은 좌표로 두 재구성 좌표의 비교 연구를 수행하였다. 정확성이 검증되고 장기의 정보가 담긴 CT의 좌표는 자체 개발된 프로그램으로 2 차원의 필름 좌표로 변환되었다. 본 연구에 사용된 모든 프로그램은 ILD 5.5를 사용하여 개발되었다. 결과 : 두 시스템의 좌표 비교 결과 x, y 축은 차이가 2mm 이내로 비교적 정확한 실험 결과를 얻을 수 있었고, z 축의 경우 CT 슬라이드의 굵기에 따라 2mm-3mm 이내의 차이가 있음을 관찰할 수 있었다. z 축을 제외한 좌표의 차이는 획득한 영상에서 컴퓨터로 좌표를 옮기는 localizer 좌표 선택 과정에 발생했을 것으로 예상된다. 또한, 이 검증된 좌표와 개발된 프로그램을 이용하여 우리는 CT의 좌표를 2차원의 필름 좌표로 정확하게 변환할 수 있었다. 결론 : 이 연구로부터 기존의 C-arm 재구성 방법과 CT 재구성 방법의 비교를 통해 각 치료 기기의 신뢰성을 직접 확인할 수 있었으며, 비교를 통해 검증된 CT의 좌표를 필름 좌표로 변환시킴으로서, 각 시스템의 장점만을 결합한 효과적인 치료 계획을 세울 수 있는 가능성을 제시하였다. 또한 물과 아크릴을 사용한 비교적 간단하고 경제적인 방법으로 C-arm, CT 그리고 MRI에 모두 이용 가능한 팬톰을 제작하여 쉽고 정확하게 위치를 확인할 수 있었다. 더 나아가, 본 연구에서 제작된 자궁경부암 팬톰은 근접치료를 포함하여 관련 팬톰 개발에 도움을 줄 수 있을 것으로 예상된다.

• Proceedings of the IEEK Conference
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• 2003.07d
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• pp.1693-1696
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• 2003

본 논문에서는 다양한 서비스를 지원하면서도 비용 효율적인 구조로 구현이 가능하게 하는 유연 멀티미디어 단말구조를 제시하고 있다. 제시된 단말 구조는 단말에 시스템 프로세서와 범용의 DSP 프로세서를 사용하고 실시간의 복잡한 연산을 필요로 하는 멀티미디어 응용프로그램을 DSP에서 수행하도록 하였다. DSP application은 알고리듬 표준화기법에 의한 프로그래밍 구조를 적용하여 단말의 재구성이 가능하도록 하였다. 본 논문에서는 이와 같이 설계된 단말의 재구성과 동작을 검증하기 위하여 Dolby AC-3 코더를 구현하고 그 동작을 시험하여 보았다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.100-102
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• 2003

멀티미디어 데이터 처리나 암호화 알고리즘과 같은 계산양이 많고 빠른 시간 안에 처리되어야하는 어플리케이션들을 처리하기 위하여 재구성 가능한 논리소자와 내장형 마이크로 프로세서등이 하나의 칩에 통합된 재구성 가능한 SoC가 폭넓게 활용되고 있다. 이러한 컴퓨팅 환경의 시장적응성을 높이기위해서는 프로토타입을 제작하기 전에 설계변수에 따른 성능수치를 이미 예측하여 최소의 비용으로 시스템의 수행 시간 및 자원제약사향을 만족할 수 있는 구조를 찾아내는 것이 필수적이다. 본 논문에서는 Y-chart 설계 방법의 기본 개념을 재구성 가능한 SoC에 적용가능하도록 확장하여, 시스템 수준의 설계공간 탐색 도구를 개발하였다. 구현된 설계 공간 탐색을 통한 시뮬레이션 결과는 시스템 설계자들에게 실제 포로토타입을 구축하지 않고 최적의 설계변수를 결정할 수 있게 하여 설계시간과 설계비용을 현저하게 줄여줄 것으로 기대된다.

• Journal of KIISE:Software and Applications
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• v.26 no.4
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• pp.473-486
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• 1999

본 논문에서는 복합개체 계층구조의 재구성을 지원하는 객체지향 데이터베이스 스키마 버전모델을 제안한다. 이 모델은 풍부한 기본 스키마(Rich Base Schema)개념에 기반한 스키마 버전 모델 RIBS를 확장한다. RiBS 모델에서 각 스키마 버전은 하나의 기본 스키마에 대한 갱신가능한 클래스 계층구조 뷰이고 , 이 기본 스키마는 모든 스키마버전들에서 필요로 하는 스키마 정보를 갖고 있다. 본 논문에서는 스키마 버전의 복합객체 계층구조의 재구성을 위한 스키마 진화연산들을 도입하고, 이 연산들의 의미를 설명한다. 그리고 이 연산들을 통해 재구성된 복합개체 계층구조에서 대한 질의의 처리 방안을 다룬다. 또 한, 둘 이상의 스키마 버전 통합시 발생하는 복합객체 재구성 연산들에 의한 충돌현상을 설명하고 해결책을 제시한다. 본 논문의 독창성은 1) 복합객체 계층구조의 재구성을 위한 연산들을 최초로 도입한 점과 2) 확장된 RiBS 모델이 객체지향 데이터베이스의 데이터독립성(data independence)을 제공한다는 점이다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.41 no.7
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• pp.775-782
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• 2016

In this paper, we presented the paper-based reconfigurable frequency selective surface(FSS) for transmitting or blocking the wireless LAN signal in indoor environments. The proposed reconfigurable FSS are designed on coated paper using a printing of conductive ink and conductive adhesive for PIN diode, which provides ON/OFF of the reconfigurable FSS for passing or blocking the 5GHz signal. The reconfigurable FSS attached on the wall can pass or block the incident wireless signal as the received signal strength in indoor. To provide the validity of the proposed FSS, we fabricated the reconfigurable FSS on the paper and confirmed the very similar results between simulations and measurements. From the measured results of the proposed spectrum control system, we know that the proposed reconfigurable FSS can block about 20dB at 5.745GHz~5.805GHz.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.187-189
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• 2004

하드웨어와 응용 프로그램의 다양한 요구를 만족시키기 위한 운영체제의 재구성 능력이나 기능 확장에 대한 필요성은 최근 들어 급증하고 있다. 운영체제의 재구성을 지원하기 위해서 개선되어야 할 부분 가운데 가장 정적이라고 할 수 있는 부분은 인터럽트 처리와 같은 저수준 입출력 부분이다. 이러한 인터럽트 처리는 하드웨어와 밀접한 부분으로써 운영체제의 설계목적에 따라서 설러 가지 방식으로 구성되어왔으나 각 운영체제에 의존적이며 처리방식이 고정적이라는 한계를 가진다. 본 논문에서는 다양한 형태의 인터럽트 처리 방식을 지원할 수 있는 동적 재구성이 가능한 인터럽트 처리 방식과 그 구조를 제안한다. 제안하는 방식은 커널 컴포넌트들의 동적인 확장과 재구성을 지원하는 커널 컴포넌트 스와핑과 인터포지션 기법을 사용하여 M3K 커널에 구현되었다.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.10
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• pp.64-71
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• 2014

Multiplier performs a complex arithmetic operation in various signal processing algorithms such as multimedia and communication system. The multiplier also suffers from its relatively large signal propagation delay, high power dissipation, and large area requirement. This paper presents memristor-CMOS based reconfigurable multiplier reducing area occupation of the multiplier circuitry and increasing compatibility using optimized bit-width for various applications. The performance of the memristor-CMOS based reconfigurable multiplier are estimated with memristor SPICE model and 180 nm CMOS process under 1.8 V supply voltage. The circuit shows performance improvement of 61% for area, 38% for delay and 28% for power consumption respectively compared with the conventional reconfigurable multipliers. It also has an advantage for area reduction of 22% against a twin-precision multiplier.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.2
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• pp.82-92
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• 2008

Recently, many digital signal processing(DSP) applications such as H.264, CDMA and MP3 are predominant tasks for modern high-performance portable devices. These applications are generally computation-intensive, and therefore, require quite complicated accelerator units to improve performance. Designing such specialized, yet fixed DSP accelerators takes lots of effort. Therefore, DSPs with multiple accelerators often have a very poor time-to-market and an unacceptable area overhead. To avoid such long time-to-market and high-area overhead, dynamically reconfigurable DSP architectures have attracted a lot of attention lately. Dynamically reconfigurable DSPs typically employ a multi-functional DSP accelerator which executes similar, yet different multiple kinds of computations for DSP applications. With this type of dynamically reconfigurable DSP accelerators, the time to market reduces significantly. However, integrating multiple functionalities into a single IP often results in excessive control and area overhead. Therefore, delay and power consumption often turn out to be quite excessive. In this thesis, to reduce power consumption of dynamically reconfigurable IPs, we propose a novel fine-grained clock gating scheme, and to reduce size of dynamically reconfigurable IPs, we propose a compact multiplier-less multiplication unit where shifters and adders carry out constant multiplications.