• 대한전자공학회논문지SD
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• 제47권2호
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• pp.32-39
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• 2010

기존의 셀 특성 분석은 다중 입력 변화를 고려하지 않고 셀 특성 분석을 수행한다. 다중 입력 변화가 시간적 근접성에 따라 게이트 지연 시간에 미치는 영향이 커지면서, 기존의 셀 특성 분석으로는 정확한 게이트 지연 시간을 예측하기가 어려워지게 되었다. 다중 입력 변화의 영향으로 인하여 게이트 지연 시간이 최대 46%까지 차이가 나는 것을 실험을 통하여 확인하였다. 본 논문에서는 다중 입력 변화의 시간적 근접성으로 인한 지연 시간 변화를 고려한 게이트 지연 시간 모델을 제안하였다. 제안된 모델은 Radial Basis Function (RBF)을 이용하여 지연 시간 변화량을 계산한다. 제안된 방법이 다중 입력 변화가 발생하였을 때, 보다 정확하게 게이트 지연 시간을 예측하는 것을 실험결과를 통하여 확인하였다.

• 한국지능시스템학회논문지
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• 제11권3호
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• pp.208-214
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• 2001

본 논문은 시변 입력 지연을 포함한 Takagi-Sugeno (TS) 퍼지 시스템으로 표현 가능한 비선형 시스템을 위한 체계적인 제어기의 설계 기법을 제안한다. 입력 지연은 화학 공정 시스템, 인터넷 기반 가상 실험실, 자율 이동 로봇의 원격 제어등, 실제의 산업 현장에서 매우 빈번히 발생하는 현상이며 제어 시스템의 성능을 감소시키며, 안정성을 저해하는 요소로 알려져 있다. 따라서 본 논문에서 다루고자 하는 문제는 매우 실제적인 문제이며 반드시 해결하여야 할 문제이다. 본 논문은 Lyapunov-Razumikhin 안정 이론에 기반하여 TS 퍼지 모델 기반 제어기의 설계 조건을 제시한다. 최종적인 제어기의 설계 조건은 선형 행렬 부등식의 형태로 주어진다. TS 퍼지모델 기반 제어기가 안정화시킬 수 있는 입력지연의 상한 값을 최대화하기 위하여 이중 최적화 기법을 도입한다. 제안된 제어기 설계 기법의 우수성과 타당성을 입증하기 위하여 모의 실험을 수행하였다. 컴퓨터 시뮬레이션 결과, 본 논문에서 제안한 타당성을 입증할 수 있다.

• 한국컴퓨터정보학회논문지
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• 제4권1호
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• pp.28-37
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• 1999

본 논문에서는 클록 입력을 갖는 대표적인 회로인 5비트 카운터를 대상회로로 선정하여 경계면 스캔 구조를 적용하고, 대상회로에 대한 지연시험을 위한 새로운 시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클록 입력을 갖는 경우, 기존의 경계면 스캔 구조에서는 동일한 패턴의 중복 입력, 클록 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 지연 시험 구조는 클록 계수 발생기를 사용하여 연속 발생시킬 클록의 개수를 입력받아 이를 대상회로의 클록 입력에 적용하여 대상회로에 대한 입력 패턴의 중복문제를 해결하였다. 또한 시스템 클록을 TCK로 사용하여 대상회로를 정상 속도에서 동작할 수 있도록 하였다. 연속적인 클록 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 시험 구조와 절차는 대상회로에 대한 타이밍 시뮬레이션을 통해 동작의 정확성을 확인하였다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2012년도 춘계학술발표대회논문집
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• pp.387-388
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• 2012

본 논문에서는 사람들의 키 입력 패턴은 각자 고유한 패턴을 지니고 있다는 점에서 시작한다. 즉, 키스트로크 기반 사용자 인증이라는 방식의 사용자 인증이 존재하고 있다. 다만 키 입력 패턴을 통한 사용자를 인증할 때의 정확도가 문제가 될 것인데, 본 논문에서는 다수의 사람들에게 다수의 단어를 입력하게 하였을 시 각 단어마다 가장 긴 지연을 지니고 있는 구간이 존재한다는 것을 가정으로 하였다. 정확도 향상의 문제를 해결하기 위해서 키 입력시 가장 긴 지연을 가지는 구간에 지연시간별로 특수문자를 추가시켜 줌으로서 단순한 조합의 비밀번호를 좀 더 강력하게 만들 수 있었다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.261-267
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• 2001

본 논문은 입력 버퍼와 중앙 중재기 사이에 중재 정보 전달 지연을 갖는 고속 셀/패킷 스위치에 적용된 다중 입력 큐 관리기의 구조 및 Chip 설계 기법을 제안한다. 제안된 다중 입력 큐 관리기의 구조는 wire-speed 셀/패킷 라우팅을 지원하고 입력 버퍼와 중앙 중재기 사이의 중재 정보 전송 지연에 대한 내성을 지원한다. 고속 쉬프터를 사용한 새로운 요청 신호 관리 방법을 사용하여 중재 정보 전송 지연에 대처하며 그로 인한 전체 스위치의 성능 향상을 제공한다. 제안된 다중 입력 큐 관리기는 FPGA Chip을 이용하여 구현되었으며 포트 당 OC-48c 속도를 지원한다. 본 다중 입력 큐 관리기를 이용하여 16$\times$16 스위치 크기와 입력 포트 당 128 셀 공유 버퍼를 가지는 입력 큐 스위치 시스템에서 최대 98.6%의 성능을 가지는 400bps의 스위치 시스템을 개발하였다.

• 전자공학회논문지
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• 제50권7호
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• pp.239-243
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• 2013

본 논문에서는 입력에 시간 지연이 존재하는 삼각구조의 비선형시스템에 대한 출력 피드백 제어방법을 제안한다. 제안한 제어기는 고이득 관측기와 선형제어기로 구성한다. Lyapunov-Krasovskii 정리를 이용하여 점근적 안정도를 보장하는 입력지연의 크기를 유도한다. 마지막으로 제안한 결과의 유효성을 증명하기 위하여 모의실험 예제를 제공한다.

• 한국정보처리학회논문지
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• 제5권3호
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• pp.862-872
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• 1998

본 논문에서는 경계면 스캔 구조에서의 클럭 입력을 갖는 순서회로를 위한 지연시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클럭 입력을 갖는 순서회로일 경우, 기존의 경계면 스캔 구조에서의 지연시험은 중복패턴의 입력, 클럭 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 ARCH-S는 클럭 카운팅 기술을 이용하여 정해진 수의 클럭을 대상회로의 클럭 입력선에 적용시킴으로써 대상회로에 입력되는 입력 패턴의 중복을 피할 수 있다. 또한 대상회로를 정상 속도에서 동작할 수 있도록 시스템 클럭을 TCK로 사용한다. 연속적인 클럭 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 ARCH-S 구조는 시뮬레이션을 통해 동작의 정확성과, 기존의 구조와 비교하여 향상된 성능을 가짐을 확인하였다.

• 한국지능시스템학회논문지
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• 제12권3호
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• pp.239-245
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• 2002

본 논문에서는 입력에 제한이 있는 시간지연 비선형 시스템에 대한 퍼지 $H_2/H_{\infty}$ 제어기 설계 방법을 제시한다. 포화입력을 갖는 시간지연 비선형 시스템을 시간지연과 포화입력을 갖는 Takagi-Sugeno 퍼지 모델로 표현하고 병렬분산보상(PDC)의 개념을 이용하여 제어기를 설계한다. Lyapunov 함수를 이용하여 시간지연과 포화입력을 갖는 $H_2/H_{\infty}$ 퍼지모델에 대한 폐루프 시스템의 안정성 조건과 LQ 성능을 최소화하는 조건을 유도하고, 퍼지 $H_2/H_{\infty}$ 제어기가 존재할 충분조건을 선형행렬부등식(LMI: liner matrix inequality)을 이용하여 구한다. 제어기는 선형행렬부등식의 해를 구하므로써 바로 구할 수 있으며, 설계된 퍼지 $H_2/H_{\infty}$ 제어기는 $H_{\infty}$ 노옴 한계값을 만족하면서 LQ성능의 상한값을 최소화한다. 마지막으로 포화압력으로 포화압력을 가지는 시간지연 비선형 시스템에 대해 퍼지 $H_2/H_{\infty}$ 제어기 설계 사례를 보인다.

• 대한전자공학회논문지SD
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• 제38권5호
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• pp.11-11
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• 2001

본 논문에서는 카운터와 커패시터를 사용하여 시간 정보로부터 디지털 출력 값을 얻을 수 있는 새로운 시간-디지털 변환기를 제안하였다. 기존의 시간-디지털 변환회로의 경우 디지털 출력 값을 얻기 위해서는 입력 신호가 인가된 후 입력 시간보다 더 긴 공정시간이 필요하였다. 또한 입력 신호의 시간 간격에 무관하게 카운터의 클럭 주파수가 일정하여 변환된 디지털 값의 분해도는 항상 일정하였다. 그러나 본 논문에서 제안한 시간-디지털 변환 회로는 입력 신호가 인가됨과 동시에 지연시간 없이 디지털 출력 신호를 얻을 수 있으며, 또한 수동소자의 값을 변화시킴으로서 원하는 입력 시간 영역과 분해도를 쉽게 구현할 수 있다.

• 전자공학회논문지SC
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• 제46권2호
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• pp.52-60
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• 2009

본 논문에서는 입력에 시간 지연이 존재하는 비선형 다중입출력(multi-input/multi-output (MIMO)) 시스템을 위한 디지털 제어기를 제안하였다. 다중 입력 시간 지연 비선형 시스템을 테일러의 추산 방법으로 이산화하고, 이 이산형 시스템을 일반적인 비선형 시스템으로 변환할 수 있다. 결과적으로, 일반 비선형 제어기를 이산형 시간 지연 시스템에 적용할 수 있다. 본 논문에서는 MAC 제어기를 설계하고 컴퓨터 시뮬레이션을 실시하여 제안된 방법의 성능을 검증하였다. 시뮬레이션의 결과 제안된 제어기는 비선형 다중입력 다중 시스템에 있어서 입력에 시간지연이 발생하더라도 시스템의 성능을 유지함을 확인할 수 있었다. 따라서 제안된 방법은 비선형 시간 지연 시스템의 제어에 유용함을 알 수 있다.