• Journal of the Institute of Electronics Engineers of Korea SD
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• 제47권2호
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• pp.32-39
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• 2010

Conventional cell characterization does not consider Multiple Input Switching(MIS). Since the impact of MIS on gate delay variation is large, it is not possible to predict the accurate gate delay with the conventional cell characterization. We observed the maximum 46% difference in gate delay due tn MIS. In this paper, we propose a gate delay model considering the delay variation caused by the temporal proximity of MIS. The proposed model calculates the delay variation using the Radial Basis Function. The experimental results show that the proposed method can more accurately predict the gate delay when MIS occurs.

• Journal of the Korean Institute of Intelligent Systems
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• 제11권3호
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• pp.208-214
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• 2001

본 논문은 시변 입력 지연을 포함한 Takagi-Sugeno (TS) 퍼지 시스템으로 표현 가능한 비선형 시스템을 위한 체계적인 제어기의 설계 기법을 제안한다. 입력 지연은 화학 공정 시스템, 인터넷 기반 가상 실험실, 자율 이동 로봇의 원격 제어등, 실제의 산업 현장에서 매우 빈번히 발생하는 현상이며 제어 시스템의 성능을 감소시키며, 안정성을 저해하는 요소로 알려져 있다. 따라서 본 논문에서 다루고자 하는 문제는 매우 실제적인 문제이며 반드시 해결하여야 할 문제이다. 본 논문은 Lyapunov-Razumikhin 안정 이론에 기반하여 TS 퍼지 모델 기반 제어기의 설계 조건을 제시한다. 최종적인 제어기의 설계 조건은 선형 행렬 부등식의 형태로 주어진다. TS 퍼지모델 기반 제어기가 안정화시킬 수 있는 입력지연의 상한 값을 최대화하기 위하여 이중 최적화 기법을 도입한다. 제안된 제어기 설계 기법의 우수성과 타당성을 입증하기 위하여 모의 실험을 수행하였다. 컴퓨터 시뮬레이션 결과, 본 논문에서 제안한 타당성을 입증할 수 있다.

• Journal of the Korea Society of Computer and Information
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• 제4권1호
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• pp.28-37
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• 1999

In this paper. we developed a delay test architecture and test procedure for clocked 5-bit asynchronous counter circuit based on boundary scan architecture. To develope, we analyze the problems of conventional method on delay test for clocked sequential circuit in boundary scan architecture. This paper discusses several problems of delay test on boundary scan architecture for clocked sequential circuit. Conventional test method has some problems of improper capture timing, of same pattern insertion, of increase of test time. We suggest a delay test architecture and test procedure, is based on a clock count-generation technique to generate continuous clocks for clocked input of CUT. The simulation results or 5-bit counter shows the accurate operation and effectiveness of the proposed delay test architecture and procedure.

• Proceedings of the Korea Multimedia Society Conference
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• 한국멀티미디어학회 2012년도 춘계학술발표대회논문집
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• pp.387-388
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• 2012

본 논문에서는 사람들의 키 입력 패턴은 각자 고유한 패턴을 지니고 있다는 점에서 시작한다. 즉, 키스트로크 기반 사용자 인증이라는 방식의 사용자 인증이 존재하고 있다. 다만 키 입력 패턴을 통한 사용자를 인증할 때의 정확도가 문제가 될 것인데, 본 논문에서는 다수의 사람들에게 다수의 단어를 입력하게 하였을 시 각 단어마다 가장 긴 지연을 지니고 있는 구간이 존재한다는 것을 가정으로 하였다. 정확도 향상의 문제를 해결하기 위해서 키 입력시 가장 긴 지연을 가지는 구간에 지연시간별로 특수문자를 추가시켜 줌으로서 단순한 조합의 비밀번호를 좀 더 강력하게 만들 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• 제26권12C호
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• pp.261-267
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• 2001

This paper presents the architecture of multiple-queue manager for input-queued switch, which has arbitration latency, and the design of the chip. The proposed architecture of multiple-queue manager provides wire-speed routing with a pipelined buffer management, and the tolerance of requests and grants data transmission latency between the input queue manager and central arbiter using a new request control method, which is based on a high-speed shifter. The multiple-input-queue manager has been implemented in a field programmable gate array chip, which provides OC-48c port speed. It enhances the maximum throughput of the input queuing switch up to 98.6% with 128-cell shared input buffer in 16$\times$16 switch size.

• Journal of the Institute of Electronics and Information Engineers
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• 제50권7호
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• pp.239-243
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• 2013

This paper presents the output feedback control design for triangular nonlinear systems with input delay. The proposed controller is composed of a high gain observer and a linear controller. It is shown that by using Lyapunov-Krasovskii theorem, the proposed controller ensures an asymptotic stability for sufficiently small input delay. Finally, an illustrative example is given in order to show the effectiveness of our design method.

• The Transactions of the Korea Information Processing Society
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• 제5권3호
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• pp.862-872
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• 1998

In this paper, we developed a delay test architecture and test procedure for clocked sequential circuit. In addition, we analyze the problems of conventional and previous method on delay test for clocked sequential circuit in IEEE 1149.1. This paper discusses several problems of Delay test on IEEE 1149.1 for clocked sequential circuit. Previous method has some problems of improper capture timing, of same pattern insertion, of increase of test time. We suggest a method called ARCH-S, is based on a clock counting technique to generate continuous clocks for clocked input of CUT. A 4-bit counter is selected for the circuit under test. The simulation results ascertain the aecurate operation and effectiveness of the proposed architecture.

• Journal of the Korean Institute of Intelligent Systems
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• 제12권3호
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• pp.239-245
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• 2002

In this Paper, we present a method for designing fuzzy $H_2/H_{\infty}$ controllers of delayed nonlinear systems with saturating input. Takagi-Sugeno fuzzy model is employed to represent delayed nonlinear systems with saturating input. The fuzzy control systems utilize the concept of the so-called parallel distributed compensation(PDC). Using a single quadratic Lyapunov function, the globally exponential stability and $H_2/H_{\infty}$ performance problem are discussed. And a sufficient condition for the existence of fuzzy $H_2/H_{\infty}$ controllers is given in terms of linear matrix inequalities(LMIs). The designing fuzzy $H_2/H_{\infty}$ controllers minimize an upper bound on a linear quadratic performance measure. Finally, a design example of fuzzy $H_2/H_{\infty}$ controller for uncertain delayed nonlinear systems with saturating input.

• Journal of the Institute of Electronics Engineers of Korea SD
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• 제38권5호
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• pp.11-11
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• 2001

본 논문에서는 카운터와 커패시터를 사용하여 시간 정보로부터 디지털 출력 값을 얻을 수 있는 새로운 시간-디지털 변환기를 제안하였다. 기존의 시간-디지털 변환회로의 경우 디지털 출력 값을 얻기 위해서는 입력 신호가 인가된 후 입력 시간보다 더 긴 공정시간이 필요하였다. 또한 입력 신호의 시간 간격에 무관하게 카운터의 클럭 주파수가 일정하여 변환된 디지털 값의 분해도는 항상 일정하였다. 그러나 본 논문에서 제안한 시간-디지털 변환 회로는 입력 신호가 인가됨과 동시에 지연시간 없이 디지털 출력 신호를 얻을 수 있으며, 또한 수동소자의 값을 변화시킴으로서 원하는 입력 시간 영역과 분해도를 쉽게 구현할 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• 제46권2호
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• pp.52-60
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• 2009

This paper proposes a digital controller for a nonlinear multi-input/multi-output(MIMO) system with time-delayed input. A nonlinear system with multi-input time delay is discretized using Taylor's discretization method, and the discretized system can be converted into a general nonlinear system. Consequently, general nonlinear controller synthesis can be applied to the discretized time-delay system We adopted MAC controller synthesis and verified the performance of the proposed method by conducting computer simulations. The results of the simulation showed that the proposed controller synthesis performs well and the proposed method is useful for controlling a nonlinear time-delay system.