• 대한전자공학회논문지TC
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• 제47권10호
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• pp.36-42
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• 2010

FFT(Fast Fourier Transform)는 IEEE 802.22와 같은 여러 무선표준에서 사용되는 OFDM 시스템의 주요 블록 중 하나이다. FFT의 전력소모 감소, 면적감소, 고속동작을 위해 새로운 FFT 아키텍처 개발, twiddle factor 곱셈을 위한 곱셈기의 수나 면적감소, 제어회로의 단순화 등에 초점을 둔 FFT 프로세서의 구현에 관한 연구가 지속적으로 진행되어왔다. FFT의 입력포인트 수 N이 증가함에 따라 $log_2N$ 개의 각 FFT 스테이지 구현에 사용되는 시프트레지스터(또는, 페모리)가 차지하는 비중이 전체 FFT회로의 70%이상이 되며 이러한 메모리들은 FFT의 처음 두 스테이지에 집중되어 두 스테이지의 메모리가 전체 메모리의 75%를 차지한다. 본 논문에서는 OFDM 송신부의 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리 사이즈를 감소시키기 위해 입력변조신호, 파일럿(pilot)신호, 널(null) 신호의 mapping을 IFFT와 결합하는 새로운 기법을 제안한다. Cognitive radio 시스템에 적용하기 위한 2048포인트 IFFT를 제안한 방법으로 설계하고 메모리가 차지하는 면적에서 기존의 방법과 비교하여 38.5%이상의 이득을 가짐을 보인다.

• 한국구조물진단유지관리공학회 논문집
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• 제22권6호
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• pp.114-122
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• 2018

이 연구에서는 사장교 및 현수교에 부착된 지진가속도계측기를 활용하여 교량의 안전성을 긴급하게 평가할 수 있는 기법을 제안한다. 실측된 지진가속도계측기의 상시 응답을 이용하여 구조해석 모델의 고유주파수와 비교를 통해 최대한 유사한 동적특성을 갖도록 모델링을 개선한다. 설계지진에 대한 지진해석을 수행하여 지진가속도계측기 설치 위치별 최대 변위를 도출하며, 도출된 변위는 사전에 관리기준치로서 시스템에 기 입력된다. 지진발생 시 실시간으로 측정된 가속도 시간이력을 필터링 후 2중적분을 통해 변위시간이력으로 변환한 뒤 최대 변위를 추출한다. 최종적으로 시스템에 기 입력된 관리기준치와 추출된 변위와의 비교를 통해 안전성을 평가한다. 경주지진 시 기록된 데이터를 활용한 12개 특수교량의 긴급 안전성평가 수행을 통해 제안된 방법의 적용성을 확인한다.

• 한국융합학회논문지
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• 제13권4호
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• pp.45-51
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• 2022

COVID-19와 같은 전염병의 확산 방지로 인해 접촉에 대한 두려움이 존재한다. 아파트의 공동주택현관문은 거주민이 현관문에 부착된 도어락의 비밀번호를 입력하거나 거주민의 허락을 득한 경우에 출입이 가능하다. 출입을 위해서는 공동현관문의 도어락에 동호수와 비밀번호를 직접 입력해야 하는 불편함이 존재한다. 또한, COVID-19로 인해 비접촉 출입 요구가 있다. 최근에는 정보통신기술 및 인공지능의 발달함에 따라 안면인식 및 음성인식 기술을 이용하여 쉽게 사용자를 식별할 수 있다. 제안 기법은 공동현관문에 부착된 CCTV 나 카메라를 통해 방문자의 얼굴을 감지하고, 안면을 인식하여 등록된 거주민으로 식별한 후, 거주자의 등록된 정보를 기반으로 서버에서 엘리베이터와 연동하여 비접촉으로도 운행이 가능하다. 특히, 모자나 마스크 등으로 안면인식에 실패할 경우 음성으로 화자 식별하거나 음성 메시지를 기반으로 방문자의 추가적인 인증을 수행하여 공동주택현관문 출입 시 비접촉 기능 및 지문정보를 남기지 않고 출입의 불편함이 없이 전염성 확산을 차단할 수 있다.

• 한국항행학회논문지
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• 제16권6호
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• pp.1109-1115
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• 2012

본 논문에서는 사용자의 신체 정보를 이용하여 애매한 신체정보를 퍼지화하고 사례자 데이터베이스를 통해 식단을 추천하는 시스템을 제안한다. 사용자의 신체 정보 중에서도 키와 몸무게를 입력받아 BMI(Body Mass index)지수로 계산한다. 사용자의 신체정보 중 근육량 정도와 계산되어진 BMI지수를 퍼지화 시켜 사용자 개개인의 신체 상황을 고려한 비만도를 계산한다. 사용자의 비만도를 기준으로 사례자 데이터베이스 내에 사례자들의 비만도를 비교하여 가장 비슷한 사례자 비만도에 대한 식단을 추천할 수 있다. 안드로이드 환경에서 구현을 하였으며, 다양한 실험을 통해 제안한 퍼지 기반의 추천 기법이 만족할 만한 결과를 나타내고 있음을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.95-98
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• 2012

본 논문은 40 MHz에서 280 MHz 동작 주파수에서 32-phase clock을 출력하는 multiphase delay-locked loop (DLL)을 제안한다. 제안된 multiphase DLL은 고해상도의 1-bit delay를 위하여 matrix구조의 delay line을 사용한다. Delay line의 선형성을 향상시키기 위하여 matrix 입력단의 비선형성을 보정할 수 있는 기법이 사용된다. 설계된 multiphase DLL은 1.2 V supply를 이용하는 0.11-${\mu}m$ CMOS 공정에서 제작되었다. 125 MHz 동작 주파수에서 multiphase DLL의 DNL은 +0.51/-0.12 LSB 이하로 측정되었으며, input clock의 jitter가 peak-to-peak jitter가 12.9ps일 때 출력clock의 peak-to-peak jitter는 30 ps이다. 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 1.2 V 공급전압에서 9.6 mW이다.

• 한국컴퓨터정보학회논문지
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• 제25권9호
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• pp.1-9
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• 2020

이 논문에서는 NoSQL 데이터베이스의 동작 과정에서 발생하는 라이브러리 콜과 관련 정보들을 기록하여 내부 동작 과정을 심층적으로 분석하는 방법을 제안한다. 이를 통해 지정한 라이브러리 콜을 관찰 및 기록하며, 기록된 라이브러리 콜 정보를 통해 NoSQL 데이터베이스 간 내부 동작 차이를 비교하고, 입력 데이터 개수의 변화에 따라 발생하는 라이브러리 콜의 변화를 관찰하여 각 데이터베이스의 특징 및 확장성을 평가한다. 컴퓨팅 성능의 발전과 빅테이터의 활성화에 따라 다양하고 많은 양의 데이터를 기록 및 분석하기 위한 여러 종류의 NoSQL 데이터베이스가 등장하였으며, 각 환경에 적합한 데이터베이스를 선택하기 위해 각 데이터베이스의 확장성을 평가할 필요가 있다. 그러나 벤치마크, 성능 모델을 통한 외부 동작 관찰 또는 설계에 따른 구조적 특징 분석과 같은 기존의 방식으로는 데이터베이스가 동작하는 과정을 분석 또는 예측하기 어렵다. 따라서, 더욱 심층적인 분석을 통해 동작 과정 및 확장성을 파악하는 본 논문에서 제안하는 기법의 활용이 필요하다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.45-51
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• 2003

본 논문에서는 2-패턴 테스트를 고려한 스캔 기반 BIST 구조를 제안한다. 제안하는 BIST는 STUMPS 구조론 기반으로 하고 있다. STUMPS 구조는 테스트 생성기로 선형 귀환 시프트 레지스터(LFSR)를 사용하고, 응답 압축기로는 다중 입력 시프트 레지스터(MISR), 그리고 다중 스캔 패스 구성에는 시프트 레지스터 래치(SRL)을 사용한다. 제안하는 BIST 구조에서는 degenerate MISR이 SRL 채널을 구성하도록 하여, STUMPS 기법에 비하여 원래 회로에 부가되는 BIST 회로의 크기를 줄이고 전체 시스템의 성능에 거의 영향을 주지 않도록 한다. 클럭 당 테스트와 스캔 당 테스트가 모두 지원되는 구조로 설계되며, 특히 스캔 당 테스트에서 스캔 데이터의 회로에 대한 영향을 억제하여 회로의 전력 소모를 크게 줄일 수 있다. ISCAS 89 벤치마크 회로에 대한 실험 결과로부터, SRL 채널 내 데이터의 해밍 거리를 고려하여 제안된 BIST가 경로 지연 고장의 검출에도 적용될 수 있음을 확인한다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.35-42
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• 2010

본 논문에서는 무선 통신 응용 시스템에 적합 하도록 10비트 80MHz 전류구동 방식의 D/A 변환기를 제안하였다. 제안한 회로는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 이용하여 구현하였다. 10비트 중에서 LSB 4비트는 이진 디코더를 사용 하였으며, ULSB 3비트와 MSB 3비트는 온도계 디코더를 사용한 혼합구조를 채택하였다. 구현된 D/A 변환기의 측정결과, 샘플링 주파수가 80MHz, 입력 주파수 1MHz에서 SFDR은 60.42 dBc, 유효비트수는 8.75 비트를 보여주었다. INL/DNL은 ${\pm}$0.38LSB/${\pm}$0.32LSB로 측정되었으며, 글리치 에너지는 4.6 $pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원전압에서 최대 속도인 80MHz일 때 48mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.18-24
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• 2011

DEM(Dynamic Element Matching) 기법중의 하나인 DWA(Data Weighted Averaging)는 멀티비트 Sigma-Delta Modulator에서 피드백 DAC의 단위요소 커패시터 부정합으로 인한 비선형성을 제거하기 위하여 널리 이용된다. 본 논문에서는 기존 DWA 구조에서 적용된 클록 타이밍을 조정하여 양자화기 데이터 코드 출력을 Latch 하는 $2^n$ Register 블록을 $2^n$ S-R latch 블록으로 대체하여 MOS Tr.를 줄임과 더불어 여분의 클록을 제거하였고, n-bit 데이터 코드를 지연시키기 위해 사용되는 2개의 n-비트 Register 블록을 1개의 n-비트 Register 블록으로 감소시켰다. 개선된 DWA 구조를 이용하여 3차 3-비트 SC(Switched Capacitor) Sigma-Delta Modulator를 설계한 후, 입력 주파수 20kHz, 샘플링 주파수 2.56MHz에서 0.1% DAC 단위 요소 커패시터 부정합을 갖도록 하여 시뮬레이션 한 결과 기존의 구조와 동일한 해상도를 얻을 수 있었고, 222개의 MOS Tr. 수를 줄일 수 있었다.