• KIPS Transactions on Computer and Communication Systems
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• v.1 no.1
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• pp.1-10
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• 2012

The way-lookup cache and the way-tracking cache are considered to be the most energy-efficient when used for level 1 and level 2 caches, respectively. This paper proposes an energy-efficient set-associative cache using the bi-mode way-selector that combines the way selecting techniques of the way-tracking cache and the way-lookup cache. The simulation results using an Alpha 21264-based system show that the bi-mode way-selecting L1 instruction cache consumes 27.57% of the energy consumed by the conventional set-associative cache and that it is as energy-efficient as the way-lookup cache when used for L1 instruction cache. The bi-mode way-selecting L1 data cache consumes 28.42% of the energy consumed by the conventional set-associative cache, which means that it is more energy-efficient than the way-lookup cache by 15.54% when used for L1 data cache. The bi-mode way-selecting L2 cache consumes 15.41% of the energy consumed by the conventional set-associative cache, which means that it is more energy-efficient than the way-tracking cache by 16.16% when used for unified L2 cache. These results show that the proposed cache can provide the best level of energy-efficiency regardless of the cache level.

• Journal of the Korea Society of Computer and Information
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• v.10 no.6 s.38
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• pp.153-166
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• 2005

Existing single cache structure has shown difference of hit-ratio according to individually replacement strategy However. It needs new improved cache structure for reducing network traffic and providing advanced hit-ratio. Therefore, this Paper design push agent model using dual cache for increasing hit-ratio by reducing server overload and network traffic by repetition request of persistent and identical information. In this model proposes dual cache structure to do achievement replace gradual cache using by two caches storage space for reducing server overload and network traffic. Also, we show new cache replace techniques and algorithms which executes data update and delete based on replace strategy of Log(Size) +LRU, LFU and PLC for effectiveness of data search in cache. And through an experiment, it evaluates Performance of dual cache push agent model.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.143-146
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• 2003

본 논문에서는 미디어 프로세서에서 메모리 참조시 평균 메모리 참조 지연시간을 줄이기 위하여 지역성이 높으나 재사용성이 떨어지는 미디어 데이터를 지역성과 재사용성이 높은 일반 데이터로부터 분리하여 별도의 캐시에 저장하도록 하는 캐시 구조를 제안하였다. 또한, 미디어 데이터의 선인출 기법을 캐시 운영 전략으로 채택하도록 하여 평균 메모리 지연시간을 단축하였다. EPIC, JPEG 벤치마크에 대한 실험결과, 미디어 데이터를 일반 데이터 캐시와 구분한 이중캐시 구조가 하나의 캐시에 모든 데이터를 저장하는 단일캐시구조에 비하여 캐시미스횟수가 감소하였음을 확인할 수 있었다.

• Journal of KIISE:Computer Systems and Theory
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• v.29 no.10
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• pp.573-581
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• 2002

In this paper, we propose a mediaprocessor of dual-cache architecture which is composed of the multimedia data cache and the general-purpose data cache to prevent performance degradation caused by memory delay. In the proposed processor architecture, multimedia data that are written in subword instructions are loaded in the multimedia data cache and the remaining data are loaded in the general-purpose data cache. Also, Ive use multi-block prefetching scheme that fetches two consecutive data blocks into a cache at a time to exploit the locality of multimedia data. Experimental results on MPEG and JPEG benchmark programs show that the proposed processor architecture results in better performance than the processor equipped with single data cache.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.766-768
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• 2005

컴퓨팅 환경이 무선과 휴대용 시스템으로 변화하면서, 전력효율이 점점 중요해지고 있다. 특히 내장형 시스템일 경우에 더욱 그러한데 이중 메모리에서 소모되는 전력이 전체 전력소모의 두 번째 큰 요소가 되고 있다. 메모리 시스템에서의 전력소모를 줄이기 위해서 DRAM의 저전력 모드인 냅모드(nap mode)를 활용할 수 있다. 냅모드는 액티브 모드(active mode)일 때의 $28\%$의 전력만을 소모한다. 하지만 하드웨어 컨트롤러는 운영체제가 협조하지 않으면 이 기능을 효율적으로 활용하지 못한다. 이 논문에서는 DRAM의 액티브 유닛(active unit)의 수를 최소화하는 방법에 초점을 맞춘다. 운영체제는 참조되지 않는 메모리를 냅모드에 놓음으로써 최소한의 유닛들만을 액티브 모드에 놓아 프로그램이 수행될 수 있도록 피지컬(physical) 페이지들을 할당한다. 이것은 PAVM(Power Aware Virtual Memory) 연구의 일반화된 시스템 전반에 대한 연구라고 할 수 있다. 우리는 모든 피지컬 메모리를 고려하고 있으며, 특히 평균적으로 전체 메모리의 절반을 사용하는 버퍼 캐시를 고려하고 있다. 버퍼 캐시의 용량과 그 중요성 때문에 PAVM 방식은 버퍼 캐시를 고려하지 않고는 완전한 해법이 되지 못한다. 이 논문에서 우리는 메모리의 사용처를 분석하고 저전력 페이지 할당 정책을 제안한다. 특히 프로세스의 주소공간에 매핑(mapping)된 페이지들과 버퍼 캐시가 고려된다. 이 두 종류의 페이지들간의 상호작용과 그 관계를 분석하고 저전력을 위해 이러한 관계를 이용한다.

• Journal of KIISE:Software and Applications
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• v.27 no.11
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• pp.1133-1140
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• 2000

다중모드 대화에서 나타나는 대용어는 언어만을 사용하는 대화에서 나타나는 것과 비교하여 매우 다른 형태와 특징을 가진다. 그것은 행위나 시각이 대용 행위로 사용될 수 있기 때문이다. 본 논문에서는 터치스크린 인터페이스를 이용한 홈쇼핑 가구점 영역의 다중모드 대화 시스템에서 나타나는 다양한 대용어의 처리 방법을 알아본다. 먼저, 화면 대용어와 참조 대용어를 정의하여 다양한 형태의 대용어를 분류한다. 그리고 각 대용어를 처리할 수 있는 두 가지의 일반적인 방법을 제안한다. 하나는 지시 행위를 수반하거나 생략한 채 발화되어 현재 화면에 나타나 있는 아이템을 참조하는 대용어를 처리하는 단순한 매핑 알고리즘이다. 다른 하나는 다중 모드 대화 시스템을 위해 워커(Walker)의 센터링 알고리즘을 확장한 이중 캐시 구조의 센터링 알고리즘이다. 확장된 센터링 알고리즘은 발화와시각 정보 그리고 화면 전환 시간을 유지할 수 있기 때문에 다중모드 대화에서 발생하는 다양한 대용어를 처리하기에 적합하다. 실험에서 제안된 시스템은 40개의 대화에서 나타난 402개의 대용어(발화당 0.54)중에서 387개를 처리하여 96.3%의 정확도를 보였다.

• Journal of KIISE:Information Networking
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• v.29 no.3
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• pp.253-264
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• 2002

Recently, hierarchical architectures of databases for location management have been proposed in order to accommodate the increase in user population in future personal communication systems. In particular, a 3-level hierarchical database architecture is compatible with current cellular mobile systems. In the architecture, a newly developed additional databases, regional location database(RLR), are positioned between HLR and VLRs. We propose an efficient cache scheme, called the Double T-thresholds Location Cache Scheme. The cache scheme extends the existing T-threshold location cache scheme which is competent only under 2-level architecture of location databases currently adopted by IS-41 and GSM. The idea behind our scheme is to use two pieces of cache information, VLR and RLR serving called portables. The two pieces are required in order to exploit root only locality of registration area(RA) but also locality of regional registration area(RRA) which is the wide area covered by RLR. We also use two threshold values in order to determine whether the two pieces are obsolete. In order to model the RRA residence time, the branching Eralng-$\infty$ distribution is introduced. Our minute cost analysis shows that the double T-threshold location cache scheme yields significant reduction of network and database costs for molt patterns of portables.

• Journal of Korea Game Society
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• v.8 no.2
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• pp.57-68
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• 2008

Texture Mapping is a technique for adding realism to an image in 3D graphics Chip. Bilinear filtering mode of this technique needs accesses of 4 texels to process one pixel. In this paper we analyzed the access pattern of texture, and proposed the high performance texture cache which can access 4 texels simultaneously. We evaluated using simulation results of 3D game(Quake 3, Unreal Tournament 2004). Simulation results show that proposed texture cache has high performance on the case where physical size is less then or equal 8KBytes.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.241-243
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• 2001

이동 컴퓨팅 환경에서 이동 호스트의 위치가 변함에 따라 그 의미가 달라지는 위치 의존 질의를 효과적으로 처리하기 위해서는 이동 호스트의 캐시 기법이 중요하지만, 위치 의존 질의를 효과적으로 지원할 수 있는 지구국의 브로드캐스팅 기법도 중요하다. 본 논문에서는 지구국이 담당하는 영역을 격자로 나누어 인덱싱한 데이터를 위치 의존 질의에 적합하도록 공간-채움 곡선을 이용해서 선형 클러스터링하여 구성 시간을 줄이는 브로드캐스팅 기법을 제안하고, 구성 시간을 포함시킨 이동 호스트의 활동 시간을 측정하여 그 성능을 비교한다.

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.6
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• pp.293-303
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• 2008

As the computing environment moves to the wireless and handheld system, the power efficiency is getting more important. That is the case especially in the embedded hand-held system and the power consumed by the memory system takes the second largest portion in overall. To save energy consumed in the memory system we can utilize low power mode of SDRAM. In the case of RDRAM, nap mode consumes less than 5% of the power consumed in active or standby mode. However hardware controller itself can't use this facility efficiently unless the operating system cooperates. In this paper we focus on how to minimize the number of active units of SDRAM. The operating system allocates its physical pages so that only a few units of SDRAM need to be activated and the unnecessary SDRAM can be put into nap mode. This work can be considered as a generalized and system-wide version of PAVM(Power-Aware Virtual Memory) research. We take all the physical memory into account, especially buffer cache, which takes an half of total memory usage on average. Because of the portion of buffer cache and its importance, PAVM approach cannot be robust without taking the buffer cache into account. In this paper, we analyze the RAM usage and propose power-aware page allocation policy. Especially the pages mapped into the process' address space and the buffer cache pages are considered. The relationship and interactions of these two kinds of pages are analyzed and exploited for energy saving.