• 한국음향학회지
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• 제14권3호
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• pp.28-36
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• 1995

본 논문에서는 능동소음제어를 위하여 망각형 지연 LMS(least mean square) 알고리듬을 이용한 이중루프제어 모델을 제안하였다. 제안한 이중루푸제어 모델은 계산양을 줄이기 위해 이득과 음향시간지연인자를 이용하여 온라인으로 라우드스피커 특성 및 오차음경로를 추정한다. 이중루프구조를 통한 오차신호의 제어는 보다 견실한 제어시스템이 된다. 음향시간지연을 추정하기 위한 필터의 입력신호는 입력 마이크로폰 신호와 적응필터의 차를 사용한다. 망각형 지연 LMS 알고리듬은 비정상상태에서 계수들의 발산을 방지하기 위해 사용한다. 실제 소음신호에 대하여 제안한 이중루프제어 모델은 소음레벨이 평균 12.9dB정도 감쇠되었다.

• 전력전자학회논문지
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• 제8권6호
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• pp.561-568
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• 2003

PWM 인버터의 출력전압을 제어하는 방식에는 2가지 제어기법이 있다. 첫 번째 방법은 전류제어기를 사용하여 출력전압을 제어하는 이중 제어루프를 갖는 제어방식이며, 두 번째 방법은 단일루프만으로서 출력전압을 제어하는 제어방식이다. 일반적으로 3상 PWM 인버터의 제어기는 각상 제어 PI제어기, 2상 정지좌표계 PI제어기, 동기 좌표계 PI제어기로 구성되며, 각상제어 PI제어기를 이용하여 3상의 독립된 출력측 전압 및 전류를 제어하도록 구성된다. 단일루프 전압제어기는 높은 출력 임피던스의 경우 이중제어루프 도다 더 낮은 성능을 나타내기만, 낮은 출력임피던스의 경우에는 또는 부하범위에서 좋은 제어성능을 나타낸다. 또한 시뮬레이션과 실험을 통하여 이를 검증하였다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.819-825
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• 2016

본 논문에서는 기존의 위상 고정 루프를 병렬 형태로 이중 루프를 구성하였다. 두 개의 루프를 통해서 전달 특성에 따라 원하는 크기의 대역폭을 만든다. 대역 폭의 형태는 동작하는 주파수 대역에서 잡음을 최소화 할 수 있는 위상 고정 루프를 설계하였다. 제안한 위상고정루프는 두 가지 필터를 제어하기 위하여 두 개의 기울기 값을 가지는 전압제어 발진기를 사용하였다. 또한 정확한 위상 고정을 위하여 위상 고정 상태 표시기를 사용하였다. 전체적인 위상 고정 루프가 안정적인 동작하기 위하여 각 각의 루프가 각각 $58.2^{\circ}$, $49.4^{\circ}$의 위상 여유를 가지고 있으며 두 개의 루프를 합쳤을 때에도 $45^{\circ}$이상의 안정적인 위상 여유를 가지는 것을 확인 할 수 있다. 제안된 위상 고정 루프는 1.8V 0.18um CMOS 공정을 이용하여 설계 되었다. 시뮬레이션 결과는 이중 루프를 가지고 위상고정루프의 구조가 원하는 출력 주파수를 생성하며 안정적으로 동작하는 것을 보여 주었다.

• 한국추진공학회지
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• 제20권4호
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• pp.19-25
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• 2016

모터와 기어를 적용한 구동장치를 이용하여 정밀한 위치제어를 수행하기 위하여 I-PD 제어기법과 이중루프를 시스템에 적용한다. I-PD 제어기법은 과도응답 시 오버슛을 줄이는 동작을 수행함으로써 정밀한 위치 추종 결과를 얻는다. 또한 두 개의 센서와 이중루프를 이용하여 기어 시스템의 end play 성분에 의해 발생할 수 있는 위치추종에 대한 악영향을 저감하여 구동장치가 정밀한 위치추종을 할 수 있도록 한다. 본 연구에서는 이러한 개념을 설명하고, 동특성 변화에 의한 위치추종 결과를 확인하기 위하여 BLDC 모터와 기어를 적용한 구동장치 모델을 이용하여 시뮬레이션 결과로 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.194-195
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• 2011

본 논문은 Bi-directional Inverter(BDI)에 DQ 변환을 적용한 소신호 등가 모델과 이중 루프 제어기 설계에 대해 제안한다. 일반적으로 외부루프의 경우 동적 특성이 매우 느리기 때문에 외부루프 전달함수를 고려하지 않고 설계하는 경우가 많다. 결과적으로 시스템의 안정성이나 동적 특성이 설계한 것과 다르게 나타날 수 있다. 따라서 원하는 특성을 만족하기 위해 실험적 시행착오를 거쳐 설계를 하게 된다. 본 논문에서는 정확한 소신호 등가 모델을 제시하고 제어기를 설계한다. 제안된 방식은 PSIM 시뮬레이션 및 실험을 통해 회로해석과 소신호 등가모델의 타당성 및 제어기 설계의 타당성을 증명하였다.

• 전력전자학회논문지
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• 제5권1호
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• pp.1-10
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• 2000

본 논문에서는 무정전전원장치(UPS)에 사용되는 3상 PWM 인버터의 정전압 제어특성 향상을 위해 개선된 형태의 데드비트 제어방식을 제안하고 이의 설계를 수행한다. 일반적으로 UPS는 전압제어 루프 안에 전류제어기를 두는 형태의 이중 제어 루프 구조를 가지며, 빠른 과도응답 제어 특성을 얻기 위해 데드비트 제어기가 많이 적용되어 왔다. 그러나 전압, 전류의 이중 제어구조를 갖는 데드비트 제어기의 경우 동일한 극배치 특성으로 인해 기존의 제어 시스템은 불안정한 측면을 갖게된다. 이러한 제어특성의 개선을 위하여 분리된 극배치를 가지는 제어기구조를 제안하며, 이는 전압제어기 출력으로 1차 지수함수 응답을 사용하는 변형된 형태의 데드비트 제어기로 구성된다. 아울러 부하 변동에 따른 부하전류의 외란성분을 전향보상하기 위하여 전차원 외란 관측기를 설계하고 시뮬레이션 및 실험을 통하여 제안된 시스템의 우수성을 확인한다.

• 전기전자학회논문지
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• 제17권1호
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• pp.16-21
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• 2013

최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다. 주파수 합성기의 모의실험은 UMC $0.11{\mu}m$ 공정에서 검증하였으며, 제안된 주파수 합성기는 다양한 응용분야에 사용될 수 있을 것으로 기대된다.

• 한국통신학회논문지
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• 제27권2C호
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• pp.191-200
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• 2002

본 논문에서는 이중 루프 PLL을 이용한 IMT-2000용 주파수 합성기를 설계 및 제작하였다. 위상잡음 특성을 개선하기 위해서 기준 루프와 두 개의 루프로 나누고 기준루프에는 변형 클램프 형태의 전압제어 발진기와 루프 필터를 최적화 함으로서 위상잡음을 개선하고 메인 루프에는 동축형 유전체 공진기를 사용한 전압제어 발진기와 위상 검출기로 SPD(Sampling Phase Detector)를 사용함으로서 분주기의 사용을 없애고 개루프 이득을 크게 함으로서 위상잡음 특성을 개선하였다. 이렇게 제작된 주파수 합성기는 1.81GHz의 중심주파수에 가변범위는 158.5MHz이고 위상잡음은 100kHz offset에서 -120..66dB로 우수한 특성을 나타내었다.

• 한국추진공학회지
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• 제22권5호
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• pp.49-58
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• 2018

본 논문에서 이중연소 램제트엔진의 아음속 흡입구 제어기법 설계에 대한 연구를 소개하였다. 제어기법 설계를 위해 유동조건 및 흡입구 형상에 기초한 흡입구 유동의 동적 응답특성을 조사하고, 흡입구 유동특성을 고려한 제어기법 개념을 설정하였다. 이중연소 램제트 동적 시뮬레이션 모델을 활용하여 시스템 입/출력 선형화 모델을 획득하였으며, 선형화 모델 기반의 선형 제어루프 설계를 수행하였다. 최종적으로, 다양한 제어루프 시뮬레이션을 통해 설계된 제어루프의 안정성을 포함한 제어기법 성능을 평가하였다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1552-1558
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• 2011

본 논문에서는 전압제어지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.