• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2000년도 정기총회 및 학술대회
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• pp.69-74
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• 2000

본 논문에서 제안한 방법은 DCT 임베이디드 동영상 부호화기를 사용하여 부호화기의 레이트 디스토션 성능과 기존 프레임과 예측 프레임간의 의존성을 이용한 디스토션이 일정한 효율적인 비트율 제어 알고리즘을 제안한다. 다양한 표준 동영상에 대해 컴퓨터 모의 실험을 수행하고 기존 방법과의 비교를 통해 제안방법의 유효성을 검증하고 제안된 알고리즘의 부호화 효율을 확인했다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2003년도 추계학술발표대회(상)
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• pp.453-456
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• 2003

DWDM(Dense Wavelength Division Multiplexing) 기반의 광 네트워크가 범 세계적인 차세대 광 인터넷(NGOI: Next Generation Optical Internet) 백본망의 대안으로 인식되고 있으나, 기존의 전기적인 오버헤드 비트를 이용한 전송 관리 정보의 사용이 더 이상 유효하지 않아 장애 관리에 많은 문제점을 드러내고 있다. 본 논문에서는 NGOI 백본망의 링크 관리를 위해 광 성능 모니터링 시스템 및. GMPLS(Generalized Multi-Protocol Label Switching)의 링크 관리 프로토콜(LMP: Link Management Protocol)을 활용한 관리 모델을 제시한다.

• 한국버섯학회지
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• 제13권1호
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• pp.21-25
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• 2015

검은비늘버섯 병재배용 다수성 톱밥 배지 조성을 구명하고자 5종의 혼합배지 조성에 대하여 재배적 특성을 조사한 결과는 다음과 같다. 전체 재배기간은 참나무톱밥에 비트펄프, 면실박이 포함된 배지에서 배양일수는 다소 길고, 초발이 소요일수는 짧고 생육일수는 긴 경향을 보여, 포플러톱밥+쌀겨(8:2) 처리에 비해 3-5일 길었다. 유효경수와 병당 수량이 높은 참나무톱밥+비트펄프+면실박(5:3:2)와 참나무톱밥+비트펄프+면실박+콘코브(3:2:2:3) 처리에서 참나무톱밥+쌀겨(8:2, 대조구)에 각각 33%, 12% 증수되었다. 전체 재배기간과 수량을 고려할 때 검은비늘버섯 병재배용 다수성 배지로 참나무톱밥+비트펄프+면실박(5:3:2)이 가장 적합하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.16-23
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• 2010

본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 250MS/s 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 기준 저항열에 입력전압범위 감지회로를 사용하여 비교기에서 소모하는 동적소비전력을 최소화 되게 설계하였다. 기존 플래시 A/D 변환기보다 아날로그단 소비전력은 4.3% 증가한 반면에, 디지털단 소비전력은 1/7로 감소하여 전체 소비전력은 1/2 정도로 감소하였다. 설계된 A/D 변환기는$0.18{\mu}m$ CMOS 1-poly 6-metal 공정으로 제작되었으며 측정 결과 입력 범위 0.8Vpp, 1.8V의 전원 전압에서 106mW의 전력소모를 나타내었다. 250MS/s의 변환속도와 30.27MHz의 입력주파수에서 4.1비트의 유효비트수를 나타내었다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1073-1081
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• 2005

본 논문은 상위 7비트와 하위 3비트의 segmented 전류원 구조로서 최적화 된 binary-thermal decoding 방식을 이용한 3.3v 10비트 CMOS D/A 변환기를 제안한다. segmeted 전류원 구조와 최적화 된 binary-thermal decoding 방식을 D/A 변환기가 지니므로 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 0.35um CMOS n-well 표준공정을 이용하여 제작되었으며, 유효 칩면적은 $0.953mm^2$ 이다. 설계된 칩의 상승/하강시간, 정작시간 및 INL/DNL은 각각 1.92/2.1 ns, 12.71 ns, ${\pm}2.3/{\pm}0.58$ LSB로 나타났다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 224mW의 전력소모가 측정되었다.

• 전자공학회논문지C
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• 제35C권10호
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• pp.22-29
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• 1998

본 논문에서는 휴대용 영상신호처리 시스템에 집적화할 수 있는 전류예측기와 모듈형 기준전류원을 이용한 10비트 저전력 전류구동 CMOS A/D 변환기를 설계하였다. 전류예측기와 모듈형 기준 전류원을 사용함으로써 2단 플래시구조를 갖는 A/D 변환기에 비해 비교기와 기준전류원의 개수를 줄일 수 있게 되었고, 따라서 설계된 A/D변환기의 저전력 동작이 가능하였다. 설계된 10비트 저전력 전류구동 CMOS A/D 변환기는 0.6㎛ n-well single-poly triple metal CMOS 공정을 사용하여 제작되었다. +5V 단일 공급전압하에서 동작할 때 측정된 전력소모는 94.4mW이며, 아날로그 입력 전류범위는 16㎂에서 528㎂로 측정되었으며, INL과 DNL은 각각 ±1LSB, ±0.5LSB이하로 나타났다. 또한 10MSamples/s의 변환속도를 나타내었고, 제작된 10비트 전류구동 CMOS 4/D 변환기의 유효 칩면적은 1.8㎜ x 2.4㎜이다.

• 전자공학회논문지
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• 제53권7호
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• pp.39-46
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• 2016

본 논문에서는 음성 신호의 디지털 데이타 변환을 위한 인버터와 1.5비트 비교기를 이용한 CMOS 3차 델타-시그마 변조기를 설계하였다. 제안하는 3차 델타-시그마 변환기는 연산증폭기 대신에 1.5비트 비교기를 이용한 멀티비트 구조로 낮은 OSR에서 단일비트 4차 델타-시그마 변조기 대비 높은 신호대 잡음비를 확보하고 인버터 기반 적분기를 사용하여 소모 전력을 최소화 시키며 인버터 기반 적분기 회로를 아날로그 덧셈기로 이용함으로써 전력소모를 감소시키고 회로구조를 단순화 시켰다. 제안한 델타-시그마 변조기는 0.18um CMOS 표준 공정을 통해 제작되었으며, 전체 칩면적은 $0.36mm^2$으로 설계되었다. 제작된 칩의 측정 결과 아날로그 회로는 공급전압 0.8V에서 $28.8{\mu}W$, 디지털 회로는 공급전압 1.8V에서 $66.6{\mu}W$로 총 $95.4{\mu}W$의 전력소모가 측정되었다. 델타-시그마 변조기의 동작주파수 2.56MHz, OSR 64배의 조건에서 2.5kHz의 입력 정현파 신호를 인가하였을 때 SNDR은 80.7 dB, 유효비트수는 13.1 비트, 동적범위는 86.1 dB로 측정되었다. 측정결과로부터 FOM(Walden)은 269 fJ/step, FOM(Schreier)는 169.3 dB로 계산되었다.

• 한국통신학회논문지
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• 제26권12B호
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• pp.1665-1676
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• 2001

본 논문에서는 획득 확률과 확산 이득 제어가 CDMA 슬롯 ALOHA 시스템의 처리율에 미치는 영향을 연구한다. 이동 단말들은 공유 채널을 통해 패킷을 전송하고, 동일한 시간 슬롯에서 전송되는 패킷들은 동시 접속 간섭으로 작용한다. 대역확산 신호를 사용함으로써, CDMA 슬롯 ALOHA 채널은 높은 시간 해상도 특성에 의해 높은 획득 확률을 얻고, 확산 이득의 크기에 따라 사용자의 비트율이 결정된다. 동시 접속 간섭의 크기가 증가할 때, 확산 이득의 증가는 패킷 전송 성공 확률을 증가시켜 패킷 처리율을 향상시키나 패킷이 전송하는 사용자 정보 비트수가 감소되어 유효 처리율을 저하시킨다. 이러한 문제점을 해결하기 위하여, 덜 논문에서는 획득 확률과 동시 접속 간섭 크기가 시스템 처리율에 미치는 영향을 연구하고, 확산 이득 제어 방법에 따른 시스템 처리율 성능을 평가하였다. 시스템 상태에 따라 최적 확산 이득을 구함으로써 동시 접속 간섭 크기의 변화에 대해 통일된 방법으로 최대 유효 처리율을 얻을 수 있었다.

• 전자공학회논문지
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• 제53권5호
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• pp.87-97
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• 2016

본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열 기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 $0.18{\mu}m$ CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 '$000_{16}$'에서 '$3FF_{16}$'으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 $0.058mm^2$ 및 $0.002mm^2$이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다.

• 한국통신학회논문지
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• 제19권1호
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• pp.111-119
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• 1994

본 논문에서는 차분변화에 이은 Run-length 부호화와 RDH(Run-length Dynamic Huffman Codding)에 의한 가역 부호화 방식을 제안하였다. 단계적 전송 기능을 부가하기 위하여 비트 플랜을 사용하였으며, 시스템 구성의 간결성을 위해야 단일 주사 방식의 Run-length 부호에 기초한 부호와 방식을 적용하였다. 특히, 하위 비트열에 대한 압축률을 개선하기 위해 가변형의 RDHC가 유효함을 보였으며, 컴퓨터 시뮬레이션에 의해 그 성능을 비교.분석 하였다. 그 결과 2차 차분변환후 VFRL(Variable to Fixed Run-Length) 부호화가 무변환, 그레이변환 및 1차 차분변환 방법에 비해 평균 1.271, 0.77 및 0.629 [bit/pixel]씩 향상되었다. 또한, 2차 차분변환에 이은 RDHC의 결과는 VFRL, Dynamic Huffman, Arthmetic 및 LZE부호화 보다 0.76, 0.37, 0.22 및 0.68[bit/pixel]씩 향상되어 비교적 간단한 시스템의 구성으로 각종 유니버샬 부호에 비해 높은 압축 효과를 얻었다.