• 한국전산구조공학회논문집
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• 제28권1호
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• pp.63-69
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• 2015

본 연구에서는 페이즈 필드법을 기반으로 하는 위상 최적설계 방법을 통하여 적외선 스텔스 효과를 위한 적외선 반사층의 설계를 진행하였다. 이를 위하여 수직으로 입사하는 적외선 파를 반사층에서 반사되어 원하는 방향으로 전파되도록 모델링을 하였다. 전파 방향에 측정 영역을 설정하여 해당 영역에서의 목적함수 값을 최대화하도록 설계가 진행되었으며, 이때 목적함수는 전자기파의 에너지 흐름을 나타내는 포인팅 벡터(Poynting vector)로 설정하였다. 페이즈 필드법 기반의 방법에서의 여러 파라미터 값들을 변경해 가며 설계 결과를 도출하였고, 목적함수 값을 최대화하는 모델을 최적 모델로 선정하였다. 선정된 최적 모델에서 gray scale을 cut-off 방법으로 제거한 경우 더 좋은 결과를 얻을 수 있었다. 또한 중적외선 영역에서의 효과를 고려하기 위하여 입사되는 파장을 바꿔가며 얻은 해석결과를 검토하였다. 본 연구의 유한요소해석 및 최적화 과정은 상용 프로그램인 COMSOL과 Matlab을 연동하여 수행하였다.

• 대한기계학회논문집A
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• 제38권9호
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• pp.973-978
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• 2014

본 연구는 페이즈 필드법 기반으로 하는 위상최적화를 이용하여 박막형 태양 전지의 광포획 구조의 반사층 설계를 목표를 하였다. 이를 위하여 입사된 빛이 설계영역인 반사층에서 반사되어 원하는 방향으로 진행하도록 하고자 하였다. 또한 같은 방법을 근적외선 영역의 반사판의 설계에 적용한 적외선 피탐지 구조의 개념 설계를 수행하였으며, 페이즈 필드법 기반의 결과와 밀도법 기반의 결과를 비교하였다. 목적함수는 에너지의 흐름을 나타내는 포인팅 벡터값의 최대화로 설정하였고, 반사된 빛의 방향을 조절하기 위하여 지정된 측정영역에서 값을 측정하였다. 본 연구의 유한요소해석 및 최적화 과정은 상용 프로그램인 COMSOL과 Matlab 프로그램을 이용하여 수행되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.254-256
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• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.277-280
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• 2002

This paper analyze the characteristics of three multipliers in finite fields GF(2m) from the point of view of processing time and area complexity. First, we analyze structure of three multipliers; 1) LSB-first systolic array, 2) LFSR structure, and 3) CA structure. To make performance analysis, each multiplier was modeled in VHDL and was synthesized for FPGA implementation. The simulation results show that LFSR structure is best from the point of view of area complexity, and LSB systolic array is best from the point of view of processing time per clock.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.415-417
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• 2003

본 논문에서는 유한 필드 GF(2$^{m}$ ) 상에서 A$B^2$연산을 수행하는 디지트 시리얼(digit-serial) 시스톨릭 구조를 제안하였다. 제안한 구조는 디지트 크기를 적당히 선택했을 때, 비트-패러럴(bit-parallel) 구조에 비해 적은 하드웨어를 사용하고 비트-시리얼(bit-serial) 구조에 비해 빠르다 또한, 제안한 디지트 시리얼 구조에 파이프라인 기법을 적용하면 그렇지 않은 구조에 비해 m=160, L=2 일 때 공간-시간 복잡도가 10.9% 적다.

• 한국정보통신학회논문지
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• 제2권4호
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• pp.653-660
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• 1998

본 연구는 시간영역 유한 차분법(finite difference-time domain method:FDTD)을 이용하여 마이크로스트립 배열 안테나의 전자계 특성들을 해석한다. 직각좌표계에서 맥스웰 방정식의 유한차분 방정식을 정의하였으며, 자유공간과 같은 무한영역해석을 위해서 Mur의 흡수경계조건을 이용하였다 마이크로스트립 배열 안테나를 단위격자 구조로 모델링한 후 시간영역에서 필드분포를 도시하였다.

• 한국자기학회지
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• 제18권3호
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• pp.103-108
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• 2008

비휘발성 메모리 분야에서 MRAM이 큰 주목을 받지 못하는 이유는 일반적인 비휘발성 메모리에 비해 기록용량이 작다는 문제를 안고 있기 때문이다. 이러한 문제는 MRAM의 일반적인 구조가 자기 효율이 떨어지는 구조를 가지고 있기 때문이다. MRAM이 고용량화 되기 위해선 한 셀의 구조가 작아져야 하는데 두 전류라인만을 이용하는 일반적인 구조에선 큰 기록 필드를 발생시킬 수 없기에 셀의 구조를 작게하는 것은 불가능하다. 본 논문에서는 MRAM의 기록층 양단에 큰 투자율을 가진 Pole을 추가한 형태의 새로운 MRAM을 제안하고 있다. 새로이 고안된 MRAM은 일반적인 MRAM에 비해 자기효율이 크게 향상 되기 때문에 큰 기록 필드를 발생시킬 수 있기 때문에 보자력이 큰 기록 층을 사용할 수 있고 이로 인해 한 셀의 사이즈를 줄일 수 있게 된다. 본 연구는 3차원 유한요소법을 사용하여 진행 되었다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.625-631
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• 2002

본 논문에서는 유한 필드 GF(2")상에서 모듈러 곱셈 A(x)B(x) mod G(x)를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2")상에서 MSB 우선 곱셈 알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후 FPGA 로 구현한다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L) 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다. 또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 한국컴퓨터정보학회논문지
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• 제20권2호
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• pp.1-10
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• 2015

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수를 갖는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우 $GF(3^m)$상의 곱셈 알고리즘을 제시하였으며, 제시한 곱셈 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 곱셈기를 설계하였다. 제시한 곱셈기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 셀에 메모리를 사용하지 않았으므로 회로가 간단하며 셀당 $T_A+T_X$의 지연시간을 갖는다. 본 논문에서 제안한 곱셈기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 전자공학회논문지SC
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• 제41권6호
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• pp.27-35
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• 2004

유한 필드, 즉 Galois 필드는 에러 정정 코드, 디지털 신호처리, 암호법(cryptography)와 같은 광범위한 응용 분야에 사용되고 있다. 이 응용들은 종종 GF(2/sup m/)에서 지수제곱 연산을 필요로 한다. 기존에 제안되었던 방법들은 지수제곱 연산을 반복, 순환적인 곱셈으로 구현하여 계산시간이 많이 걸리거나, 또는 구현 시 하드웨어 구조가 복잡하여 하드웨어 비용이 큰 경우가 많았다. 본 논문에서는 지수제곱 연산을 하는 효과적인 방법을 제안하고 이를 VHDL로 구현하였다. 이 회로는 지수의 각 비트에 해당하는 곱셈 항들을 계산하고 이 들을 곱함으로써 지수제곱 연산을 계산한다. 과거에는 이 알고리즘이 원시 다항식의 근의 지수제곱 연산을 계산하는 데 사용되는 것으로 국한되어 있었으나, 본 논문에서는 이 알고리즘을 GF(2/sup m/)의 임의의 원소의 지수제곱 연산으로 확장하였다.