• Journal of the Korean Crystal Growth and Crystal Technology
• /
• v.10 no.1
• /
• pp.42-47
• /
• 2000

The surface structure and the crystalline features in the near surface region have been investigated for CZ(Czochralski) grown Si wafers. Si wafers were annealed by RTA (Rapid Thermal Annealing) method in H$_2$ambient after mirror polished process. The densities of COPs (Crystal Originated Particles) after RTA process were remarkably decreased at the surface and in the region of 5um depth from the surface as well. terrace type surface structure which was formed by etching and re-arrangement of Si atoms during $H_2$annealing process also has been observed.

• Proceedings of the Korean Institute of Surface Engineering Conference
• /
• 2014.11a
• /
• pp.230-230
• /
• 2014

디지털 홀로그램 이미징 장치를 이용하여 박막과 웨이퍼 간의 두께 및 하전입자의 분포를 모니터링하는 센서의 성능을 보고한다. 이 센서는 웨이퍼와 SiN 박막 간의 경계를 구분하였으며, 경계에서의 하전입자의 분포의 분석도 가능함을 보였다. 이 센서는 다양한 종류의 계면 내지 박막 내부의 하전입자의 분포의 측정을 가능하게 하며, 또한 두께 변이의 실시간 측정도 가능하게 하여 향후 대량 생산현장에서의 광범위한 응용이 예상된다.

• Proceedings of the Korean Institute of Surface Engineering Conference
• /
• 2012.05a
• /
• pp.334-334
• /
• 2012

다음 세대 웨이퍼 공정인 450mm 웨이퍼 공정을 위한 이중 주파수 유도결합 플라즈마 소스를 이용하여 각각의 안테나에 파워를 인가하고, 이 때 방전되는 플라즈마의 특성을 Langmuir probe를 통하여 확인할 수 있었다. 또한 인가되는 파워를 조절하여 플라즈마 내의 전자에너지를 조절할 수 있다는 가능성을 확인할 수 있었다.

• Journal of Welding and Joining
• /
• v.26 no.1
• /
• pp.12-16
• /
• 2008

본 보고에서는 3D 패키징에서 중요한 공정의 하나인 초박막 Si 웨이퍼 Thinning 공정에 대해 간략히 소개하였고, 표면처리에 대해 살펴보았다. 기계적, 특히 전기적 Damage를 줄이기 위한 최적화된 Thinning 공정과 신뢰성 분석 및 평가, 그리고 초박막 웨이퍼 핸들링 방법 등이 시스템적으로 개발되는 것이 중요하다. 칩 소형화 추세와 더불어 3D 패키징 기술이 중요시되는 산업 요구에 맞추어 향후 웨이퍼 Thinning 기술을 포함한 3D 기술의 핵심 공정기술들은 그 중요성이 증대할 것이고, 이에 대한 활발한 연구가 진행되리라 기대한다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.02a
• /
• pp.373-375
• /
• 2011

최근 태양전지 연구에서 저가격화를 실현하는 방법 중 하나로 폐 실리콘 웨이퍼를 재생하는 방법에 관하여 많은 연구가 진행되고 있다. 그러나 기존 웨이퍼 재생공정은 높은 재처리 비용과 복잡한 공정등의 많은 단점을 가지고 있다. 결정형 태양전지에서 저가격화 및 고효율은 태양전지를 제작하는데 있어 필수 요소 이다. 그 중 결정질 태양전지 고효율을 위한 여러 연구 방법 중 표면 텍스쳐링(texturing)에 관한 연구가 활발하다. 텍스쳐링은 표면반사에 의한 광 손실을 최소화 하여 효율을 증가시키기 위한 방법으로 습식 식각과 건식 식각을 사용하여 태양전지 표면 위에 요철 및 피라미드구조를 형성하여 반사율을 최소화 시킨다. 건식식각은 습식식각과 다른 환경적 오염이 적은 것과 소량의 가스만으로 표면 텍스쳐링이 가능하여 많은 연구가 진행중이다. 건식 식각 중 하나인 RIE(reactive ion etching)는 고주파를 이용하여 플라즈마의 이온과 silicon을 반응 시킨다. 실험은 RIE를 이용하여 SF6/02가스를 혼합하여 비등방성 에칭 및 피라미드 구조를 구현하였다. RIE 공정 중 SF6/02가스는 높은 식각 율을 갖으며 self-masking mechanism을 통해 표면이 검게 변화되고 반사율이 감소하게 된다. 이 과정을 통해 블랙 실리콘을 형성하게 된다. 블랙 실리콘은 반사율 10% 이하로 self-masking mechanism으로 바늘모양의 구조를 형성되는 게 특징이며 표면이 검은색으로 반사율이 낮아 효율증가로 예상되지만 실제 바늘 모양의 블랙 실리콘은 태양전지 제작에 있어 후속 공정 인 전극 형성 시 Ag Paste의 사이즈와 표면 구조를 감안할 때 태양 전지 제작 시 Series resistance를 증가로 효율 저하를 가져온다. 본 연구는 SF6/02가스를 혼합하여 기존 RIE로 형성된 바늘모양의 구조의 블랙 실리콘이 아닌 RIE 내부에 metal-mesh를 장착하여 단결정(100)실리콘 웨이퍼 표면을 텍스쳐링 하였고 SF6/02 가스 1:1 비율로 공정을 진행 하였다. metal-mesh 홀의 크기는 100um로 RIE 내부에 장착하여 공정 시간 및 Pressure를 변경하여 실험을 진행하였다. 공정 시간이 변경됨에 따라 단결정(100) 실리콘 웨이퍼 표면에 피라미드 구조의 균일한 1um 크기의 블랙 실리콘을 구현하였다. 바늘모양의 블랙 실리콘을 피라미드 구조로 구현함으로써 바늘 모양의 단점을 보완하여 태양전지 전기적 특성을 분석하여 태양전지 제작시 변환 효율을 증가시킬 것으로 예상된다.

• Journal of the Microelectronics and Packaging Society
• /
• v.20 no.4
• /
• pp.81-85
• /
• 2013

Wafer stacking technology becomes more important for the next generation IC technology. It requires new process development such as TSV, wafer bonding, and wafer thinning and also needs to resolve wafer warpage, power delivery, and thermo-mechanical reliability for high volume manufacturing. In this study, Cu CMP which is the key process for wafer bonding has been studied using Cu CMP and oxide CMP processes. Wafer samples were fabricated on 8" Si wafer using a damascene process. Cu dishing after Cu CMP and oxide CMP was $180{\AA}$ in average and the total height from wafer surface to bump surface was approximately $2000{\AA}$.

• Journal of Digital Contents Society
• /
• v.5 no.4
• /
• pp.251-256
• /
• 2004

The flatness of a silicon wafer concerned with ULSI chip is one of the most critical parameters ensuring high yield of wafers. That is necessary to constitute the circuit with high quality for he surface of silicon wafer, which comes to be base to make the direct circuit of the semiconductor, Flatness, therefore, is the most important factor to guarantee it wafer with high quality. The process of polishing is one of the most crucial production line among 10 processing stages to change the rough surface into the flatnees with best quality. Currently at this process, it is general for an engineer in charge to observe, judge and control the model of wafer from the monitor of measuring equipment with his/her own eyes to enhance the degree of flatness. This, however, is quite a troublesome job for someone has to check of process by one's physical experience. The purpose of this study is to approach the model of wafer with digital contents and to apply the result of the research for an algorithm which enables to control the polishing process by means of measuring the degree of flatness automatically, not by person, but by system. In addition, this paper shows that this algorithm proposed for the whole wafer flatness enables to draw an estimated algorithm which is for the thickness of sites to measure the degree of flatness for each site of wafer.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2013.02a
• /
• pp.371-371
• /
• 2013

사파이어 단결정 웨이퍼는 제조과정에서 결정 성장 조건 및 기계적 연마에 의하여 내부적인 결함이 발생할 수 있다. 사파이어 단결정은 일반적으로 LED용 기판 재료로 사용되며, 내부결함이 발생 시 기판 위의 GaN 등 layer의 결함도 함께 증가하므로 기판의 결함을 줄이는 과정이 중요한 이슈이다. 이 과정에 X-선 토포그래피는 단결정의 내부 결함을 모니터링 하는데 있어서 매우 유용한 방법이다. 이에 본 연구에서는 사파이어 단결정 웨이퍼에 내재하는 결함 형태를 X-선 Lang 토포그래피 방법(X-ray Lang Topography)으로 이미징하여 관찰, 분석하였다. Lang 토포그래피 방법은 X-선 투과법으로 넓은 부분을 우수한 강도와 분해능으로 내부 결함을 관찰할 수 있는 장점을 지니고 있다. X-선 source는 Mo $k{\alpha}$ 1을 사용하였으며, 시료는 c-plane 사파이어 웨이퍼를 사용하였다. 사파이어 웨이퍼의 (110), (102) 회절면의 X-선 토포그래피 이미지를 통해 전위 결함의 유형에 따른 이미지 패턴의 형성 메커니즘에 대해 연구하였고, 측정 회절면과 두께, 표면 데미지에 따른 전위 결함 이미지의 변화를 확인하였다. X-선 토포그래피 이미지를 통해 단결정 c-plane 사파이어 웨이퍼의 전위 결함의 형성 메카니즘 연구와 유형별 이미지와 회절면, 두께, 표면 데미지에 따른 이미지 변화 등을 확인하였다.

• The Journal of the Acoustical Society of Korea
• /
• v.10 no.3
• /
• pp.19-30
• /
• 1991

The surface properties such as energy gap, exciton, shallow trap level, deep trap level, type inversion with annealing and metastable state of $EL_2$ level of SI GaAs wafers and the conductivity distribution of 2 inch Cr doped GaAs wafer were investigated using nondestructive TAV(transverse acoustoelectric voltage) technique. The TAV is generated when SAW and semiconductor interact. We also have tried newly SAW oscillator technique to investigate the surface properties of semiconductor wafers and we have shown the validity of this technique.

• Proceedings of the Korean Society of Precision Engineering Conference
• /
• 2004.05a
• /
• pp.260-260
• /
• 2004

연삭 가공은 대직경 반도체 웨이퍼의 경면 가공, 산업용 정밀 부품, 광학 분야의 고정밀급 렌즈 등 여러 산업 분야의 각종 정밀 부품의 마무리 공정에 적총되어 제품의 질을 좌우하는 필수적인 공정이라 할 수 있다. 이러한 연삭 가공은 높은 치수 정밀도와 양호한 표면 거칠기 및 제품의 형상을 동시에 만족시킬 수 있는 가공 기술로서 , 대직경 웨이퍼 생산에 있어서, 고정밀ㆍ고품위의 웨이퍼를 양산하는데 적합한 기술로 인식되고 있다.(중략)