• Korean Journal of Materials Research
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• v.5 no.4
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• pp.397-404
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• 1995

반도체 세정공정에서 염기성 세정액(SCI, Standard cleaning 1, $NH_{4}$OH + $H_{2}$O_{2}$ + $H_{2}$O)은 공정상 발생되는 여러 오염물 중 파티클의 제거를 위해 널리 사용되고 있는데, SCI 조성중 $NH_{4}$OH양에 따라 세정 중 실리콘의 식각속도를 증가시킨다. 이 연구에서는 SCI 세정이 CZ(Czochralski)와 에피 실리콘 기판 표면에 미치는 영향을 단순세정과 연속적인 산화-HF 식각-SCI 세정공정을 통해 관찰되었다. CZ와 에피 기판을 8$0^{\circ}C$의 1 : 2 : 10과 1 : 1 : 5 SCI 용액에서 60분까지 단순 세정을 했을 때 laser particle scanner와 KLA사의 웨이퍼 검색장치로 측정된 결함의 수는 세정시간에 따라 변화를 보이지 않았다. 그러나 CZ와 에피 기판을 10분간 SCI 세정후 90$0^{\circ}C$에서 산화 HF식각공정을 4번까지 반복하였을 때 에피 기판 표면의 결함수는 감소하는 반면에 CZ기판에서는 직선적으로 증가하였다. 반복적인 산화-HF 식각-XCI 세정공정을 통해 생성된 CZ기판 표면의 결함은 크기가 0.7$\mu$m 이하의 pit과 같은 형상을 보여주었다. 이들 결함은 열처리 중 CZ 기판내와 표면에 산화 석출물들이 형성, 반복적인 HF 식각-SCI 세정공정을 통해 다른 부위에 비해 식각이 빨리 일어나 표면에 생성되는 것으로 여기어 진다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.149-149
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• 2013

반도체 공정 및 디스플레이 공정에서 발생하는 오염입자는 공정 불량을 일으키는 가장 큰 인 중의 하나이며, 수십 나노에서 수 백 나노의 크기를 갖는다. 최근 반도체 산업이 발전함에 따라 회로의 선폭이 점차 감소하고 있으며 오염입자의 임계 직경(critical diameter) 또한 작아지고 있다. 또한 디스플레이 산업에서는 패널이 대형화되고 공정이 발달함에 따라 입자에 의한 패널 오염이 이슈가 되고 있는 실정이다. 현재 반도체 및 디스플레이 산업에서 사용되는 측정방법으로는 레이저를 이용하여 공정 후 표면에 남아있는 오염입자를 측정하는 ex-situ 방법이 주를 이루고 있다. Ex-situ 방법을 이용한 오염입자의 제어는 웨이퍼 전체를 측정할 수 없을 뿐만 아니라 실시간 측정이 불가능하기 때문에 공정 모니터링 장비로 사용이 어려우며 오염입자와 공정 간의 상관관계 파악에도 많은 제약이 따르게 된다. 이에 따라 저압에서 in-situ 방법을 이용한 실시간 오염입자 측정 기술 개발이 요구되고 있다. 또한 입자의 크기 뿐 아니라 성분과 형상까지 측정할 수 있는 장치의 개발 요구가 높아지고 있는 실정이다. 이를 위해 입자의 크기 및 분포를 측정할 수 있는 Particle Beam Mass Spectrometer (PBMS)와 형상을 측정할 수 있는 Scanning Electron Microscope (SEM)의 기능을 통합하여 실시간으로 나노입자의 복합특성(크기, 성분, 형상)을 측정할 수 있는 장치를 개발하였다. 또한 기존 장치들의 문제점 중 하나가 실시간으로 교정이 불가능하다는 것이었는데 이 장치의 경우 실시간으로 측정되는 결과의 조합으로 실시간 교정까지도 가능한 장점을 가지고 있다.

• Korean Chemical Engineering Research
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• v.53 no.5
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• pp.557-564
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• 2015

The previous etching, rinsing and drying processes of wafers for MEMS (microelectromechanical system) using SC-$CO_2$ (supercritical-$CO_2$) consists of two steps. Firstly, MEMS-wafers are etched by organic solvent in a separate etching equipment from the high pressure dryer and then moved to the high pressure dryer to rinse and dry them using SC-$CO_2$. We found that the previous two step process could be applied to etch and dry wafers for MEMS but could not confirm the reproducibility through several experiments. We thought the cause of that was the stiction of structures occurring due to vaporization of the etching solvent during moving MEMS wafer to high pressure dryer after etching it outside. In order to improve the structure stiction problem, we designed a continuous process for etching, rinsing and drying MEMS-wafers using SC-$CO_2$ without moving them. And we also wanted to know relations of states of carbon dioxide (gas, liquid, supercritical fluid) to the structure stiction problem. In the case of using gas carbon dioxide (3 MPa, $25^{\circ}C$) as an etching solvent, we could obtain well-treated MEMS-wafers without stiction and confirm the reproducibility of experimental results. The quantity of rinsing solvent used could be also reduced compared with the previous technology. In the case of using liquid carbon dioxide (3 MPa, $5^{\circ}C$, we could not obtain well-treated MEMS-wafers without stiction due to the phase separation of between liquid carbon dioxide and etching co-solvent(acetone). In the case of using SC-$CO_2$ (7.5 Mpa, $40^{\circ}C$), we had as good results as those of the case using gas-$CO_2$. Besides the processing time was shortened compared with that of the case of using gas-$CO_2$.

• Korean Chemical Engineering Research
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• v.47 no.1
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• pp.1-10
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• 2009

As a demand for the portable device requiring smaller size and better performance is in hike, reducing the size of conventionally used planar 2 dimensional chip cannot be a solution for the enhancement of the semiconductor chip technology due to an increase in RC delay among interconnects. To address this problem, a new technology - "3 dimensional (3D) IC chip stack" - has been emerging. For the integration of the technology, several new key unit processes (e.g., silicon through via, wafer thinning and wafer alignment and bonding) should be developed and much effort is being made to achieve the goal. As a result of such efforts, 4 and 8 chip-stacked DRAM and NAND structures and a system stacking CPU and memory chips vertically were successfully developed. In this article, basic theory, configurations and key unit processes for the 3D IC chip integration, and a current tendency of the technology are explained. Future opportunities and directions are also discussed.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.406-406
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• 2011

결정질 태양전지에서 도핑(Doping)은 반도체(Semiconductor)의 PN 접합(Junction)을 형성하는 중요한 역할을 한다. 도핑은 반도체에 불순물(Dopant)을 주입하는 공정으로 고온에서 진행되며 온도는 중요한 변수(Parameter)로 작용한다. 본 연구에서는 여러 가지 에미터(emitter)층 형성방법 중에 가장 저가이면서 공정과정이 간단하며 대면적 도핑이 용의한 Spray 방법을 통해 효과적인 에미터 층 형성의 최적화를 위해 DI water에 각각 1%, 3%, 5% 7%로 희석된 H3PO4용액 으로 850$^{\circ}C$에서 열처리 시간을 가변해 가며 최적화된 면저항과 표면농도 특성을 분석하였다. 도핑소스가 웨이퍼(wafer) 각각의 표면에 흡착시킨 후 오븐에 넣어 150$^{\circ}C$에서 5분간 건조시킨 후 퍼니스(furance)에 넣어 시간을 가변해 가며 도핑시켰다. Spray 방식은 기존의 방식보다 저렴하고 In-line 공정에 적합하며 대용량으로 전환이 쉽다는 많은 장점을 가지고 있다. 도핑시 먼저 spray를 이용하여 웨이퍼 표면에 균일하게 용액을 흡착시킨 후 오븐에서 150$^{\circ}C$에서 5분간 건조 후 furnace에 넣어 850$^{\circ}C$에서 시간을 가변 해가며 실험하였다. H3PO4용액의 비율이 1%일 때는 2분 이상 열처리를 하였을 때 60${\Omega}/{\Box}$ 이하로 내려가지 않았다. 이는 최초 표면농도가 낮아 더 이상 확산되지 않음을 의미한다. 또한 H3PO4의 비율이 3% 이상일 때는 열처리 시간이 1분 이하일 때 면저항의 변화가 거의 없었으나 2분 이상일 때는 시간에 따라서 점차 낮아졌으며 균일도 역시 좋아졌다. 이는 H3PO4의 비율이 3% 이상일 때는 표면농도가 높아서 1분 이하의 열처리 시간에서는 확산해 들어가는 양이 거의 같음을 알 수 있었다.

• Journal of Sensor Science and Technology
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• v.9 no.1
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• pp.70-75
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• 2000

The recycled single crystal silicon wafers have been fabricated into solar cells. It can be a solution for the high cost in materials for solar cells and recycling of materials. So, p-type (100) single crystal silicon wafers with high resistivity of $10-14\;{\Omega}cm$ and the thickness of $650\;{\mu}m$ were used for the fabrication of solar cells. Optimistic conditions of formation of back surface field, surface texturing and anti-reflection coating were studied for getting high efficiency. In addition, thickness variation of solar cell was also studied for increase of efficiency. As a result, the solar cell with efficiency of 10% with a curve fill factor of 0.53 was fabricated with the wafers which have the area of $4\;cm^2$ and thickness of $300\;{\mu}m$. According to above results, recycling possibility of wasted wafers to single crystal silicon solar cells was confirmed.

• Applied Chemistry for Engineering
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• v.24 no.1
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• pp.31-37
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• 2013

Lowering surface reflectance of Si wafers by texturization is one of the most important processes for improving the efficiency of Si solar cells. This paper presents the results on the effect of texturing using acidic solution mixtures containing the catalytic agents to moderate etching rates on the surface morphology of mc-Si wafer as well as on the performance parameters of solar cell. It was found that the treatment of contaminated crystalline silicon wafer with $HNO_3-H_2O_2-H_2O$ solution before the texturing helps the removal of organic contaminants due to its oxidizing properties and thereby allows the formation of nucleation centers for texturing. This treatment combined with the use of a catalytic agent such as phosphoric acid improved the effects of the texturing effects. This reduced the reflectance of the surface, thereby increased the short circuit current and the conversion efficiency of the solar cell. Employing this technique, we were able to fabricate mc-Si solar cell of 16.4% conversion efficiency with anti-reflective (AR) coating of silicon nitride film using plasma-enhanced chemical vapor deposition (PECVD) and Si wafers can be texturized in a short time.

• IE interfaces
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• v.10 no.1
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• pp.79-93
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• 1997

지난 30여 년간 반도체 제조 공정 중 FAB공정에서 칩 수율 모델의 개발과 적용은 반도체생산 계획 및 조업 관리를 위해 반도체 제조사들에게는 중요한 관리 대상이 되어 왔으며 제조업체들은 다양한 수율 모델들을 각 업체의 조건에 맞게 채택, 적용하여 왔다. 집적 기술의 발전은 반도체 칩의 크기에도 변화를 가져와 웨이퍼상의 결점들이 형성하는 클러스터를 설명할 수 있어야 했으며 칩 면적의 증가는 새로운 수율 모델을 개발케 하였다. 본 논문은 반도체 제조 공정에 대한 고찰과 수율 계산에 영향을 미치는 결점의 클러스터 효과 및 결점 크기를 중심으로 하는 치명 확률에 대하여 살펴보고, 포아송 모델에서 파생된 대표적인 칩 수율 모델들에 대한 설명과 칩 면적의 변화에 따른 각 모델별 수율 계산 비교 및 반도체 수율의 이용에 대하여 기술한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.10
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• pp.25-30
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• 2009

We have developed recycling technology of ethylen carbonate to use in photoresist stripping and cleaning process, which will be core processing technology for high performance and low price semiconductor and LCD fabrication. Using this technology, it is possible for semiconductor wafer and LCD planer to process more rapid and chip, and productivity will be improved.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.111-111
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• 2011

유기박막트랜지스터는 각 박막계면의 접촉성에 따라 그 성능이 좌우 된다는 것은 널리 알려진 사실이다. 이 때문에 계면간의 접촉성 및 결함을 최소화 하고 효율적인 패턴 형성을 위해 자기조립단분자막의 이용이 최근에 많이 시도되고 있다. 고품질 자기조립단분자막의 제작을 위해 RCA 세척을 통해 웨이퍼 표면에 OH기를 도입 보다 완벽한 단분자막의 형성을 촉진 하였으며 패턴제작은수분이엄격이조절된환경에서 alkyilsilane과 aminosilane 자기조립단분자막을 각각 ${\mu}CP$과 용액공정을 통해 시도되었다. 이 과정에서 물리적 흡착이나 OH기 부족으로 생성된 결함을 보안하기 위하여 SC1용액을 사용 단순 물리흡착된 자기조립단분자 물질의 제거와 다시 OH기 도입 용액공정을 통해 자기조립단분자막 형성을 반복적으로 실시하였다. 그 결과 자기조립단분자막의 결함이 최소화 되었고 자기조립단분자막의 질에 따라 유기전극재료 증착 시 선택적인 성장 과 형성된 유기전극재료 층의 형상이 다르게 관찰 되었다. 이런 반복적인 용액공정을 통해 결함이 최소화된 고품질 자기조립단분자막은 박막계면 간 옴성접촉을 형성하여 유기박막트랜지스터 제작 시 성능 향상이 기대되어진다.