• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.518-518
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• 2012

공정 수율 향상을 위한 웨이퍼의 대면적화는 공정 반응용기의 부피변화를 수반한다. 반응용기의 부피가 커지면 플라즈마 내의 전자와 이온이 손실되는 면적이 증가하게 되고, 그 결과 공정결과에 직접적으로 영향을 미치는 전자온도와 전자밀도가 떨어지게 된다. 이렇게 변화된 플라즈마 변수들을 원래의 값으로 되돌리기 위해서는 인가전력, 실험압력, 유량과 같은 외부변수들이 조절되어야 하는데, 공간 평균 모델(global model) 식을 이용하여 외부변수들의 변량을 계산할 수가 있다. 본 연구에서는 부피가 다른 두 반응용기에서의 플라즈마 변수 진단을 통해서 부피가 커진 환경에서의 전자온도와 전자밀도가 떨어지는 현상을 관찰하였고, 공간 평균 모델로 계산된 외부변수들의 변량을 적용하였을 때 원래의 값으로 가까워 지는 경향을 볼 수가 있었다. 이렇게 같은 공정 결과를 얻기 위한 외부변수들의 변량을 간단히 계산함으로써 대면적화가 되었을 때 외부변수들을 얼마나 변화시켜야 하는지에 대한 일반적인 방향을 제시해 줄 수 있다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2009.05a
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• pp.50.2-50.2
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• 2009

사파이어는 질화물계 광전자소자 제작 시 박막 성장 기판으로 주로 사용되어 최근 그 중요성이 부각되고 있다. 특히 미세 패턴이 형성된 사파이어 기판을 이용하여 질화물계 발광다이오드 소자를 제작하면 빛의 난반사가 증가하여 광추출효율에 큰 개선이 나타난다. 또한 사파이어는 화학적 안정성이 뛰어나고, 높은 강도를 지녀 나노임프린트 등 여러 가지 패터닝 공정에서 패턴 형성 몰드로도 응용될 수 있다. 그러나 이와 같은 사파이어의 화학적 안정성으로 인하여 sub-micron 크기의 미세 패턴을 형성하기 힘들며, 현재 사파이어의 패턴은 micron 크기로 제한되어 사용되고 있다. 본 연구에서는 나노임프린트 리소그라피(NIL)를 사용하여 사파이어 웨이퍼의 c-plane위에 sub-micron 크기의 hole 패턴 및 pillar 패턴을 형성하였다. 우선 Hole 패턴을 형성하기 위해 사파이어 기판 위에 금속 hard mask 패턴을 UV 임프린트 공정과 etch 공정을 통해 형성하였다. 그리고 이 금속 패턴을 mask로 사파이어를 ICP 식각을 하여 hole 패턴을 형성하였다. 또한 Pillar 패턴을 형성하기 위해 lift-off 공정을 이용하여 금속 마스크 패턴을 형성하였고 이를 ICP 식각을 통해 사파이어 기판 위에 pillar 패턴을 형성하였다.

• Clean Technology
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• v.6 no.1
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• pp.79-84
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• 2000

In this study, to reduce the consumption of chemicals in cleaning processes, Si-wafers contaiminated with metallic impurities were cleaned with electrolyzed water(EW), which was generated by the electrolysis of a diluted electrolyte solution or ultra pure water(UPW). Electrolyzed water could be controlled for obtaining wide ranges of pH and ORP(oxidation-reduction potential). The pH and oxidation-reduction potential of anode water and cathode water were measured to be 4.7 and +1000mV, and 6.3 and -550mV, respectively. To analyze the amount of metallic impurities on Si-wafer surfaces, ICP-MS was introduced. Anode water was effective for Cu removal, while cathode water was more effective for Fe removal.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.222-222
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• 2010

수평성장 방식을 이용하여 다결정 실리콘 리본을 제조하였으며, 제조된 리본의 미세구조 및 결함을 분석하였다. 기존 잉곳 성장 및 절단 공정을 통해 제조된 실리콘 웨이퍼는 절단 중 실리콘의 손살 때문에 단가를 상승 시킨다. 따라서 실리콘 용탕으로부터 직접 웨이퍼를 제조하는 리본 기술이 활발히 연구되고 있다. 본 연구에서는 수명 성장 법을 이용하여 용융 실리콘으로부터 다결정 실리콘 리본을 제조 하였다. 제조 된 리본의 크기$50{\times}50$ mm였으며 두께는 $375{\pm}50{\mu}m$ 이었다. 또한, 미세구조 분석 결과 결정들의 형상이 불규칙적 이었으며, 바닥에서부터 윗부분까지 한 방향으로 성장되었다. 수직성장된 결정들의 평균 입경은 $50.2{\mu}m$ 이었다. 전위 (dislocations ), 이중(twins), 그리고 기공 (pores) 같은 구조적 결점들과 SiC, 탄소, 그러고 산소와 같은 불순물 결함 등이 관찰 되었다. 본 연구를 통해 제조된 다결정 실리콘 리본은 태양전지용 웨이퍼로 응용 가능 할 것으로 판단된다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.42 no.5
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• pp.31-40
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• 2005

In this study, we study measurement of wafer processing throughput and sequence simulation of single wafer type for wafer cleaning equipments that were used for etching, cleaning and polishing of wafer. Based on finite state machine, simulation model was built with identification of robot's status according to scheduling algorithm. Moreover, through performance of simulation as above, throughput per hour of cleaning equipment was measured. By the simulation method that are proposed in this paper, we could measure the wafer throughput per hour according to recipe and robot motion speed, and find optimal recipe and moving sequence of robot that maximize the throughput.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.46-46
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• 2018

메모리 소자의 수요가 데스크톱 컴퓨터의 정체와 모바일 기기의 폭발적인 증가로 NAND flash 메모리의 고집적화로 이어져서 3차원 집적 기술의 고도화가 중요한 요소가 되고 있다. 1 mm 정도의 얇은 웨이퍼 상에 만들어지는 메모리 소자는 실제 두께는 몇 마이크로미터 되지 않는다. 수직방향으로 여러 장의 웨이퍼를 연결하면 폭 방향으로 이미 거의 한계에 도달해있는 크기 축소(shrinking) 기술에 의지 하지 않고서도 메모리 소자의 용량을 증대 시킬 수 있다. CPU, AP등의 논리 연산 소자의 경우에는 발열 문제로 3D stacking 기술의 구현이 쉽지 않지만 메모리 소자의 경우에는 저 전력화를 통해서 실용화가 시작되었다. 스마트폰, 휴대용 보조 저장 매체(USB memory, SSD)등에 수 십 GB의 용량이 보편적인 현재, FEOL, BEOL 기술을 모두 가지고 있는 국내의 반도체 소자 업체들은 자연스럽게 TSV 기술과 이에 필요한 장비의 개발에 관심을 가지게 되었다. 특히 이 중 TSV용 스퍼터링 장치는 transistor의 main contact 공정에 전 세계 시장의 90% 이상을 점유하고 있는 글로벌 업체의 경우에도 완전히 만족스러운 장비를 공급하지는 못하고 있는 상태여서 연구 개발의 적절한 시기이다. 기본 개념은 일반적인 마그네트론 스퍼터링이 중성 입자를 타겟 표면에서 발생시키는데 이를 다시 추가적인 전력 공급으로 전자 - 중성 충돌로 인한 이온화 과정을 추가하고 여기서 발생된 타겟 이온들을 웨이퍼의 표면에 최대한 수직 방향으로 입사시키려는 노력이 핵심이다. 본 발표에서는 고전력 이온화 스퍼터링 시스템의 자기장 해석, 냉각 효율 해석, 멀티 모듈 회전 자석 음극에 대한 동역학적 분석 결과를 발표한다. 그림1에는 이중 회전 모듈에 대한 다물체 동역학 해석을 Adams s/w package로 해석하기 위하여 작성한 모델이고 그림2는 180도 회전한 서브 모듈의 위상이 음극 냉각에 미치는 효과를 CFD-ACE+로 유동 해석한 결과를 나타내고 있다.

• Journal of the Korean Society of Manufacturing Process Engineers
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• v.10 no.6
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• pp.146-151
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• 2011

Wax spin coating is a part of several wafer handling processes in the silicon wafer polishing station. It is important to ensure the wax layer free of contamination to achieve the high degree of planarization on wafers after wafer polishing. Three-dimensional air flow characteristics in a wax spin coater are numerically investigated using computational fluid dynamics techniques. When the bottom of the wax spin coater is closed, there exists a significant recirculation zone over the rotating ceramic block. This recirculation zone can be the source of wax layer contamination at any rotational speed and should be avoided to maintain high wafer polishing quality. Thus, four air suction ducts are installed at the bottom of the wax spin coater in order to control the air flow pattern over the ceramic block. Present computational results show that the air suction from the bottom is quite an effective method to remove or minimize the recirculation zone over the ceramic block and the wax coating layer.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.97-97
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• 2010

많은 플라즈마 공정 중에 건식 식각은 복잡하고 표면반응이 잘 알려지지 않은 등의 이유로 가장 어려운 분야 중의 하나이다. 이러한 이유로 식각 장치 디자인뿐만 아니라 플라즈마를 이용한 건식 식각의 공정 조건은 수많은 시행착오를 통해 시도되어 왔다. 이런 문제들을 극복하기 위해 많은 연구자들에 의해서 다양한 방법과 tool을 이용해 모델링이 시도되고 있다. 본 연구에서는 $CF_4$ 가스를 이용한 유도결합 플라즈마에 의해 Si와 $SiO_2$를 식각하는 것을 상용 프로그램인 전산모사 유체역학 시뮬레이터인 CFD-ACE+를 이용하여 모델링했다. 150 mm 직경의 웨이퍼에 대한 모델은 식각 속도 실험결과와 비교 하였다. Ar의 경우 20 mTorr에서 13.56 MHz, 500 W인가 시 2.0 eV의 전자온도와 $7.3{\times}10^{11}\;cm^{-3}$의 전자밀도가 계산결과와 상당히 일치하게 측정되었고, $CF_4$를 이용한 $SiO_2$ 식각에서도 식각 속도가 평균 190 nm/min로 일치했고 식각 균일도는 3% 였다. 450 mm 웨이퍼 공정용 장치의 모델 계산 결과에서는 안테나와 기판의 거리, 챔버의 단면적, 기판 지지대와 배기구와의 높이 등 기하학적인 구조와 각 안테나 턴의 위치 및 전류비가 플라즈마 균일도에 많은 영향을 주었으며, 안쪽부터 4 turn이 있는 경우 2번째, 4번째 turn에만 1:4의 전류비를 인가했을 때, 수십%의 전자밀도의 불균일도를 4.7%까지 낮출 수 있었다. 또한, Si 식각에서는 식각 속도의 분포가 F radical의 분포와 같은 경향을 보임을 확인했고, $SiO_2$ 식각에서는 전자 밀도의 분포와 일치함을 확인함으로써 균일한 식각을 위해서 두 물질의 식각 공정에서는 다른 접근의 시도가 필요함을 확인했다. 플라즈마의 준중성 조건을 이용해서 Poisson 방정식을 풀지 않고 sheath를 해석적 모델로 처리하는 방법과, Poisson 식으로 정전기장을 푸는 방법을 통해서 입사 이온의 에너지 분포를 비교하였다. 에너지 범위는 80~120 eV로 같지만, 실험에서는 IED가 낮은 에너지 쪽이 더 높게 측정됐고, 계산 결과에서는 높은 에너지 쪽이 높았다.

• Korean Journal of Materials Research
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• v.11 no.4
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• pp.251-257
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• 2001

A present semiconductor cleaning technology is based upon RCA cleaning, high temperature process which consumes vast chemicals and ultra Pure water(UPW). This technology gives rise to the many environmental issues, therefore some alternatives have been studied. In this study, intentionally contaminated Si wafers were cleaned using the electrolyzed water(EW). The EW was generated by an electrolysis equipment which was composed of anode. cathode, and toddle chambers. Oxidative water and reductive water were obtained in anode and cathode chambers, respectively. In case $NH_4$Cl electrolyte, the oxidation-reduction potential(ORP) and pH for anode water(AW) and cathode water(CW) were measured to be +1050mV and 4.7, and -750mV and 9.8, respectively. For cleaning metallic impurities, AW was confirmed to be more effective than that of CW, and the particle distribution after various particle removal processes was shown to be same distribution.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.260-260
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• 2012

최근 IT산업의 급속한 발달로 모바일 제품과 반도체 및 IC 패키지 등의 전자제품의 소형화, 경량화 및 고성능화되어 가고 있다. 따라서 반도체 공정에서 단위소자의 고속화를 구현하기 위한 금속배선공정에 사용되는 금속재료가 최근에 최소 선폭을 갖는 디바이스에서는 구리를 배선 재료로 전환하고, 향후에는 모든 디바이스가 구리를 주요 배선재료로 사용할 것으로 예측되고 있다. 반도체 소자 공정 중 시료 표면 위에 형성되는 오염물은 파티클, 유기오염물, 금속 불순물 그리고 자연 산화막으로 나눌 수 있다. 구리 표면에 생성되는 부식생성물의 종류에는 CuO, $Cu_2O$, $Cu(OH)_2$, $CuCO_3{\cdot}Cu(OH)_2$와 같은 생성물들이 있다. 이러한 부식생성물이 구리박막 표면에 형성이 되면 성장된 구리박막의 특성을 저하시키게 된다. 이러한 다양한 오염물들을 제거하기 위해서 여러 가지 전처리 공정에 대한 연구가 보고되고 있다. 본 연구에서, 스퍼터 방식으로 구리를 증착한 웨이퍼 (Cu/Ti/Si) 를 대기 중에 노출시켜 자연 산화막을 성장시키고, 이 산화막과 대기로부터 흡착된 불순물을 제거하기 위해 계면 활성제인 TS-40A와 $NH_4OH$ 수용액을 사용하여 이들 수용액이 구리 표면층에 미치는 영향에 대해 조사 분석하였다. 사용된 TS-40A는 알칼리 탈지제로서 웨이퍼 표면의 유기물을 제거하는 역할을 하며, $NH_4OH$는 구리를 제거하는 부식액으로 산업현장에서 널리 사용되고 있다. 다양한 표면 전처리 조건에 따른 구리박막 표면의 형상 및 미시적 특성변화를 SEM과 AFM을 이용하여 관찰하였고, 표면의 화학구조 및 성분 변화를 관찰하기 위해 XPS를 측정하였으며, 전기적 특성변화를 관찰하기 위해 4-point prove를 사용하여 박막의 면저항을 측정하였다.