• Journal of the Microelectronics and Packaging Society
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• v.13 no.4
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• pp.1-7
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• 2006

A major failure mode for wafer level chip size package (WLCSP) is thermo-mechanical fatigue of solder joints. The mechanical strains and stresses generated by the coefficient of thermal expansion (CTE) mismatch between the die and printed circuit board (PCB) are usually the driving force for fatigue crack initiation and propagation to failure. In a WLCSP process peripheral or central bond pads from the die are redistributed into an area away using an insulating polymer layer and a redistribution metal layer, and the insulating polymer layer affects solder joints reliability by absorption of stresses generated by CTE mismatch. In this study, several insulating polymer materials were applied to WLCSP to investigate the effect of insulating material. It was found that the effect of property of insulating material on WLCSP reliability was altered with a solder ball layout of package.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.474-474
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• 2010

현재 반도체시장의 확장으로 인해서 기존의 300mm 웨이퍼에서 450mm의 웨이퍼를 사용하는 공정으로 변화하는 추세이다. 450mm 웨이퍼로 대면적 화되면서 기존 300mm 공정 때보다 훨씬 효율적인 플라즈마 소스 즉, 고밀도이고, 고균등화(high uniformity) 플라즈마 소스를 필요로 한다. 본 논문에서는 고밀도 플라즈마 소스인 유도 결합형 플라즈마(Inductively Coupled Plasma ; ICP)에 축 방향의 약한 자기장을 인가시킨 자화된 유도결합형 플라즈마(Magnetized Inductively Coupled Plasma : MICP)[1]를 제안하여 기존 ICP와의 차이점을 살펴보았다. 실험 방법으로 레이저 유기 형광법(Laser Induced Fluorescence : LIF)[2]을 이용하여 플라즈마 쉬스(Sheath) 내의 전기장을 외부 자기장의 변화에 따라 높이별로 측정하고 그 결과로부터 쉬스의 전기적 특성을 살펴보았다. 플라즈마의 특성상 탐침이나 전극에 전압을 인가하면 그 주위로 디바이 차폐(Debye Shielding)현상이 일어나서 플라즈마 왜곡이 일어난다. 그렇기에 플라즈마, 특히 플라즈마 쉬스의 특성을 파악하기 위해서 레이저라는 기술을 사용하였다. 레이저는 고가의 장비이고 그 사용에 많은 경험지식(know-how)를 필요로 하지만 플라즈마를 왜곡시키지 않고, 플라즈마의 밀도, 온도, 전기장 등 많은 상수(parameter)들을 얻어 낼 수 있다. 또한 3차원적으로 높은 분해능을 가지고 있는 장점이 있다. 강한 전기장이 있는 곳에서 입자들의 고에너지 준위가 전기장의 세기에 비례하여 분리되는 Stark effect[3] 이론을 이용하여 플라즈마 쉬스내의 전기장을 측정하였다. 실험은 헬륨가스 700mTorr 압력에서 이루어졌다. 기판의 파워를 50W에서 300W까지 변화시키면서 기판에 생기는 쉬스의 전기장의 변화를 살펴보았고, 자기장을 인가한 후 동일한 실험을 하여 자기장의 유무에 따른 플라즈마 쉬스의 전기장 변화를 살펴보았다. 실험결과 플라즈마 쉬스의 전기장의 변화는 기판의 파워와 플라즈마 밀도에 크게 의존함을 알았다. 기판의 파워가 커질수록 쉬스의 전기장은 커지고, 기판에 생기는 Self Bias Voltage역시 음의 방향으로 커짐을 확인 하였다. 또한 자기장을 걸어주었을 경우 쉬스의 두께가 얇아짐으로써 플라즈마의 밀도가 증가했음을 확인 할 수 있었다.

• Clean Technology
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• v.15 no.2
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• pp.69-74
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• 2009

A high-dose ion-implanted photoresist (HDIPR) was stripped off from the surface of a semiconductor wafer by using a mixture of supercritical carbon dioxide and a co-solvent. The additional ultrasonication improved the stripping efficiency remarkably and thus reduced the stripping time by supplying physical force to the substrate. We investigated the effect of co-solvents, co-solvent concentration, and stripping temperature and pressure on the stripping efficiency. The wafer surfaces before and after stripping were analyzed by scanning electron microscopy and by an energy dispersive X-ray spectrometer. The HDIPR could be stripped off completely in 3 min with 10%(w/w) acetone/sc$C0_2$ mixture at 27.6 MPa and 343 K.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.31-31
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• 2011

식각, 증착 등의 플라즈마 활용 공정에서 공정 결과들이 예상치 못한 편차를 보이거나 시간에 따른 공정 결과의 드리프트가 발생하는 등의 문제는 공정 수율 향상 뿐 아니라 공정 결과 생산하게 되는 제품의 성능을 결정짓는다는 점에서 중요하다. 그 결과 공정의 이상이 발생 되는 것을 감지하기 위한 다양한 장치 및 알고리즘들이 등장하고 있으나, 현재 공정 상태 변화를 진단하는 것은 공정 장치에서 발생된 신호 변동을 통계적으로 처리하는 수준에 머무르거나 플라즈마 인자들의 값 자체를 진단하는 정도에 그치고 있다. 본 연구에서는, 향후 물리적 해석을 기반으로 한 공정 진단을 위한 알고리즘을 세우는 것을 목표로 하여 공정 결과에 민감하게 영향을 주는 플라즈마 내부 전자의 열평형 상태의 미세한 변동을 감지하고 이를 통하여 공정 결과에 영향을 주게 되는 장치 내 물리적, 화학적 반응들의 변동 메커니즘을 이해하고자 하였다. 외부에서 감지하기 힘들기 때문에 장치 상태에 변동이 없는 것으로 보이지만 실제로는 변동하고 있는 플라즈마의 미세한 상태 변화를 보여줄 수 있는 물리 인자로는 잦은 충돌로 인하여 빠르게 변동에 대응할 수 있는 전자들의 열평형 특성을 살펴보는 것이 적합하다고 판단하여 광신호를 통해 전자 에너지 분포함수를 진단할 수 있는 모델을 수립하였다. 이 모델의 적용 결과를 활용하면 전자들의 열평형이 주변 가스 종의 반응율 변동에 주게 되는 영향을 해석할 수 있다. 실제로 ICP-Oxide Etcher 장치에서 장치 내벽 오염물질 유입 및 공정 부산물의 장치 내 잔여로 인하여 식각율로 표현되는 공정 결과에 최대 6%의 편차가 발생하게 되는 메커니즘을 해석할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.61-61
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• 1999

저항이 5$\Omega$-cm인 n-type Si(100) 웨이퍼를 실리콘 식각시 마스크로 사용하기 위하여 습식 열산화법을 이용하여 100$0^{\circ}C$에서 SiO2을 2400$\AA$ 성장시킨 후, OPCVD 공정을 통해 785$^{\circ}C$서 SiH2Cl2 가스 30sccm과 NH3가스 100sccm을 이용하여 Si3N4를 3000$\AA$ 증착시켰다. 이 웨이퍼를 포토-리쏘그라피 공정을 거쳐 지름 2$\mu\textrm{m}$의 포토레지스트 패턴을 제작한 후 600W의 RF power하에서 CF4 가스 10sccm, CHF3 가스 15sccm, O2가스 8sccm 및 Ar가스 10sccm을 이용하여 MERIE 방법으로 Si3N4를 식각한 다음, 7:1 BHF 용액내에서 30초간의 습식식각을 통해 40wt.%의 KOH 용액내에 8$0^{\circ}C$에서 30초간의 이방성 식각을 통해 피라미드 모양의 Si FEA(field emitter array)를 제작하였다. 본 실험은 다음과 같이 완성된 Si FEA를 샤프닝 산화 후 산화막 식각을 통해 마스크를 제거한 다음, tip의 열화학적 내구성을 증가시키고 장시간 구동시 안정성과 전계방출 전류밀도를 높이기 위해 tip의 표면에 Ti를 sputter 방법으로 약 300$\AA$ 증착시킨 후, RTA 장비를 이용하여 2단계 열처리 (first annealing:$600^{\circ}C$/30sec, second annealing : 85$0^{\circ}C$/15sec)를 통해 Si FEA의 경우보다 낮은 turn-on 전압과 높은 전계방출 특성을 나타낼 것으로 기대된다.

• Journal of Practical Engineering Education
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• v.10 no.2
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• pp.125-129
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• 2018

This paper is about the numerical analysis on optimized internal flow of LTP furnace and uniformity of temperature. The LTP Furnace is the device that generates heat by electricity. And performs an annealing function for annealing the silicon wafer in the pre-semiconductor manufacturing process. Especially, the maximum temperature inside the chamber is maintained at a high temperature of about $400^{\circ}C$ to strengthen the wafer. When the process is completed at high temperature, the operation is repeated to reduce the temperature through the heat exchanger and carry it out. From this analysis, the ultimate goal is to derive the optimum design of the insulation volume supply/exhaust structure of the chamber through the flow analysis of the LTPS furnace. And to find cases for curriculum development.

• Journal of the Korean Institute of Gas
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• v.15 no.3
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• pp.74-78
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• 2011

$BF_3$ gas has been used for semiconductor manufacturing process and applied in plasma etching, chemical vapor deposition, chamber cleaning processes etc,. $BF_3$ provides Boron and acts as a p-type doping in electrode in semiconductor. In this study, we investigate thermaldecomposition of alkali-boron complexes and suggest a simple way to produce $BF_3$ from $NaBF_4$ and $KBF_4$.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.521-523
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• 2007

이 연구는 Sentaurus Process를 이용하여 실리콘(Si) 웨이퍼에 각각의 불순물들의 도핑 농도를 모의실험 하여 공정 방법과 순서, 온도, 깊이에 따른 도핑 농도의 변화를 나타내었다. 입력한 값에 대한 수치를 한눈에 알아 볼 수 있으며 공정이나 깊이, 도핑 농도에 따라 불순물의 집중도와 공정 방법에 따른 소자 특성의 변화를 한눈에 알아 볼 수 있어서 Sentaurus Process를 이용한 연구를 통해 우수한 소자를 개발하는데 도움이 되리라 본다. 이 연구에서는 공정 파라미터 값의 변화에 따른 도핑 분포를 Sentaurus Process 시뮬레이션을 통하여 관찰할 것이다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2006.11a
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• pp.137-137
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• 2006

본 연구에서는 FeRAM 적용을 위한 BLT 캐패시터 제조시 CMP 공정압력 변화에 따른 Leakage Current의 특성에 대해서 연구하였다. 6-inch Pt/Ti/Si 웨이퍼를 사용하였으며, 기판 위에 졸-겔(Sol-Gel)법으로 모든 BLT를 스핀코팅을 이용하여 증착시켰다. 증착된 BLT는 $200^{\circ}C$에서 기본 열처리 후 다시 $700^{\circ}C$에서 후속 열처리 하였다. 이러한 과정을 두번 반복하였며, FeRAM 적용을 위한 BLT 캐패시터 제조시 CMP 공정 중 압력 변화를 달리하여 BLT 캐패시터를 제조한 후 Leakage Current를 측정하였다. 결과적으로 CMP 공정 시 압력의 증가에 따라 Leakage Current값이 증가하였다. CMP 공정시 압력과 박막 표면의 스크레치로 증가로 인해 Leakage Current의 증가하였다고 판단된다.

• Proceedings of the KIEE Conference
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• 1999.07b
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• pp.624-626
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• 1999

실제 공정상에서는 웨이퍼에 열을 가하는 공정뿐만 아니라 다른 형태의 여러 공정도중에도 다양한 종류의 예측 불가능한 고장 또는 기기의 오동작이 발생할 수 있으며 이는 고속열처리장비(RTP)의 throughput과 수율에 심각한 영향을 미치고 있다. 따라서 RTP 공정의 일부분뿐만 아니라 전체 공정에서의 장비의 상태변화를 기반으로 성능인자를 향상시킬 수 있는 modeling기법의 구축이 절실하다. 각각의 에러 수준과 발생 빈도에 의해서 시스템의 동작과 성능이 결정되며 높은 신뢰도(reliability)가 요구되는 시스템일수록 필수적으로 모든 부분의 기능 및 동작상태를 고려한 모델링이 선행되어야 한다. 그러나 시스템의 많은 부분은 분석 및 실험을 바탕으로 한 정확한 상태 방정식을 구할 수 없으므로 추상적이고 개념적인 상태변화 또한 전체 모델링에 포함시킬 수 있는 효율적인 기법이 필요하다. 이에 본 논문은 DES 모델링 기법을 사용하여 RTP의 동작 운용상태를 모델링하고 이를 통해 적절한 성능평가를 하고, 이를 컴퓨터 모의실험을 통해 검증하는 것을 주된 연구내용으로 한다.