• Journal of the Korean Institute of Telematics and Electronics
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• v.5 no.2
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• pp.53-60
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• 1968

• IT SoC Magazine
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• s.7
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• pp.52-53
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• 2005

• Proceedings of the Materials Research Society of Korea Conference
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• 2010.05a
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• pp.32.2-32.2
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• 2010

본 연구에서는 고출력, 고휘도를 위해서 개발되고 있는 수직형 LED소자의 광출력향상을 위한 나노 패터닝 공정을 진행하였다. 수직형 LED는 기존 측면형 LED에 비해서 열방출 특성이 우수하고 대면적 칩으로 제작이 가능하기 때문에 높은 광출력이 필요한 조명 분야로의 적용이 가능하다. 하지만 수직형 LED 역시 기존 측면형 LED와 마찬가지로 질화갈륨 및 외부 공기와의 계면에서 전반사가 심하기 때문에 광추출효율이 낮은 문제점이 있으며 이를 해결하는 것이 큰 이슈가 되고 있다. 이를 해결하기 위해서 광결정 패턴을 LED 소자에 형성하여 광추출효율을 향상시키려는 연구가 활발히 진행되고 있으나 아직까지 수직형 LED 웨이퍼 전면적에 균일한 패턴을 형성할 수 있는 기술 개발이 미진한 상황이다. 본 연구에서는 유연 고분자 몰드를 이용한 대면적 나노 임프린팅 및 나노 프린팅 기술을 통해서 2 inch 수직형 LED 웨이퍼 전면적에 균일한 패턴을 전사하는 공정을 진행하였다. 구체적으로는 나노임프린트 및 건식식각 공정을 통해서 수직형 LED의 n형 질화갈륨 층에 높은 가로세로비의 광결정 패턴을 형성하였으며 이를 통해서 약 40% 정도의 광출력이 향상되었다. 또한 고 굴절률의 산화아연 나노 패턴 형성공정을 대면적 LED 기판에 시도하였다.

• The Korean Journal of Applied Statistics
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• v.35 no.3
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• pp.407-419
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• 2022

The semiconductor fabrication process is complex and time-consuming. There are sometimes errors in the process, which results in defective die on the wafer bin map (WBM). We can detect the faulty WBM by finding some patterns caused by dies. When one manually seeks the failure on WBM, it takes a long time due to the enormous number of WBMs. We suggest a two-step approach to discover the probable pattern on the WBMs in this paper. The first step is to separate the normal WBMs from the defective WBMs. We adapt a hierarchical clustering for de-noising, which nicely performs this work by wisely tuning the number of minimum points and the cutting height. Once declared as a faulty WBM, then it moves to the next step. In the second step, we classify the patterns among the defective WBMs. For this purpose, we extract features from the WBM. Then machine learning algorithm classifies the pattern. We use a real WBM data set (WM-811K) released by Taiwan semiconductor manufacturing company.

• Journal of KIISE:Software and Applications
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• v.31 no.6
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• pp.792-798
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• 2004

In this paper, we will introduce a new corner detector for the wafer die position recognition. The die position recognition procedure is necessary for WSCSP(Wafer Scale Chip Scale Packaging) technology, decide the accuracy of post-procedure. We present a hierarchical gray level corner detection method for the recognition of the die position from a wafer image. The new corner detector divides the corner region into many homocentric circles, and calculates the comer response and the angle of direction about each circle to get an accurate toner point. The new corner detector has a hierarchical structure so it can detect comer point more quickly than general gray level corner detector.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.5
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• pp.1029-1034
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• 2012

This paper presents a cost-effective and high-performance film bulk acoustic resonator (FBAR) duplexer module for US-PCS handset applications. The FBAR device uses a glass wafer level packaging process, which is a more cost-effective alternative to the typical silicon capping process. The maximum insertion losses of the FBAR duplexer at the Tx and Rx bands are of 1.9 and 2.4 dB, respectively. The total thickness of the duplexer module is 1.2 mm, including the glass-wafer bonded Tx/Rx FBAR devices, PCB board, and transfer molding material.

• Journal of the Microelectronics and Packaging Society
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• v.23 no.3
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• pp.1-6
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• 2016

The Internet of Things (IoT) is a new technology paradigm demanding one packaged system of various semiconductor and MEMS devices. Therefore, the development of electronic packaging technology with very high connectivity is essential for successful IoT applications. This paper discusses both fan-out wafer level packaging (FOWLP) and 3D stacking technologies to achieve the integrattion of heterogeneous devices for IoT. FOWLP has great advantages of high I/O density, high integration, and design flexibility, but ultra-fine pitch redistribution layer (RDL) and molding processes still remain as main challenges to resolve. 3D stacking is an emerging technology solving conventional packaging limits such as size, performance, cost, and scalability. Among various 3D stacking sequences wafer level via after bonding method will provide the highest connectivity with low cost. In addition substrates with ultra-thin thickness, ultra-fine pitch line/space, and low cost are required to improve system performance. The key substrate technologies are embedded trace, passive, and active substrates or ultra-thin coreless substrates.

• Journal of the Korean Vacuum Society
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• v.10 no.3
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• pp.361-367
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• 2001

Recently, Chemical Mechanical Polishing(CMP) has become a leading planarization technique as a method for silicon wafer planarization that can meet the more stringent lithographic requirement of planarity for the future submicron device manufacturing. The SOI(Silicon On Insulator) wafer has received considerable attention as bulk-alternative wafer to improve the performance of semiconductor devices. In this paper, the objective of study is to investigate Material Removal Rate(MRR) and surface micro-roughness effects of slurry and pad in the CMP process. When particle size of slurry is increased, Material Removal rate increase. Surface micro-roughness is greater influenced by pad than by particle size of slurry. As a result of AM measurement, surface micro-roughness was improved from 27 $\AA$ Rms to 0.64 $\AA$Rms.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.236.2-236.2
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• 2014

세계 반도체 시장은 컴퓨터 기능이 더해진 모바일 기기의 수요가 증가함에 따라 메모리반도체의 시장규모가 최근 빠른 속도로 증가했다. 특히 모바일 기기에서 저장장치 역할을 하는 비휘발성 반도체인 NAND Flash Memory는 스마트폰 및 태블릿PC 등 휴대용 기기의 수요 증가, SSD (Solid State Drive)를 탑재한 PC의 수요 확대, 서버용 SSD시장의 활성화 등으로 연평균 18.9%의 성장을 보이고 있다. 이러한 경제적인 배경 속에서 NAND Flash 미세공정 기술의 마지막 단계로 여겨지는 1Xnm 공정이 개발되었다. 그러나 1Xnm Flash Memory의 생산은 새로운 제조설비 구축과 차세대 공정 기술의 적용으로 제조비용이 상승하는 단점이 있다. 이에 따라 제조공정기술을 미세화하지 않고 기존의 수평적 셀구조에서 수직적 셀구조로 설계 구조를 다양화하는 기술이 대두되고 있는데 이 중 Flash Memory의 대용량화와 수명 향상을 동시에 추구할 수 있는 3D NAND 기술이 주목을 받게 되면서 공정기술의 변화도 함께 대두되고 있다. 3D NAND 기술은 기존라인에서 전환하는데 드는 비용이 크지 않으며, 노광장비의 중요도가 축소되는 반면, 증착(Chemical Vapor Deposition) 및 식각공정(Etching)의 기술적 난이도와 스텝수가 증가한다. 이 중 V-NAND 3D 기술에서 사용하는 박막증착 공정의 경우 산화막과 질화막을 번갈아 증착하여 30layer 이상을 하나의 챔버 내에서 연속으로 증착한다. 다층막 증착 공정이 비정상적으로 진행되었을 경우, V-NAND Flash Memory를 제조하기 위한 후속공정에 영향을 미쳐 웨이퍼를 폐기해야 하는 손실을 초래할 수 있다. 본 연구에서는 V-NAND 다층막 증착공정 중에 다층막의 두께를 가상 계측하는 알고리즘을 개발하고자 하였다. 증착공정이 진행될수록 박막의 두께는 증가하여 커패시터 관점에서 변화가 생겨 RF 신호의 진폭과 위상의 변화가 생긴다는 점을 착안하여 증착 공정 중 PECVD 장비 RF matcher와 heater에서 RF 신호의 진폭과 위상을 실시간으로 측정하여 데이터를 수집하고, 박막의 두께와의 상관성을 분석하였다. 이 연구 결과를 토대로 V-NAND Flash memory 제조 품질향상 및 웨이퍼 손실 최소화를 실현하여 제조 시스템을 효율적으로 운영할 수 있는 효과를 기대할 수 있다.

• Journal of Korean Electronics
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• v.3 no.6
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• pp.29-31
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• 1983

우리나라 반도체 산업의 수출은 82년의 6.3억불에서 90년에는 30억불로 확대되고 기초 소재 부분의 국산화가 현재 리드프례임 정도에 불과하나 90년에 가서는 수지 및 화공약품까지 자급화를 목표로 하고 있다. 86년까지는 컴퓨터 에이디드 디자인 활용으로 설계 능력을 보유토록 할 것이며 웨이퍼 가공 부분에서 현재 3인치 웨이퍼 가공을 4~5인치 가공으로 확대하고 가공 품목을 LSI급으로 높이며 자동화 착수 수단인 조립공정을 완전 자동화하도록 향상시킬 것이다.