• 대한전자공학회논문지SD
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• 제43권9호
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• pp.23-30
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• 2006

본 논문은 전류 감지 feedback 기법을 사용한 고효율 CMOS DC-DC boost 변환기의 설계에 관한 것이다. 펄스-폭 변조 방식의 스위칭 동작을 위해 인덕터를 통해 흐르는 전류의 양을 감지하는 고해상도 전류 감지 회로를 설계하였다. 이를 통하여 외부 소자나 큰 면적을 차지하는 주파수 보상 회로 없이 안정적으로 동작하는 변환기 성능을 얻을 수 있다. 또한 외부 저항 열을 사용하여 다양한 입력/출력 전압 특성을 얻을 수 있다. 설계한 DC-DC 변환기는 thick gate oxide 옵션이 포함된 0.18-um CMOS 표준 공정으로 제작하였다. 부하 전류 200mA 이상에 대하여 3.3V의 출력을 얻는 변환기에서 최대 효율은 90% 이상, load regulation은 100mA의 변화에 대하여 1.15%의 특성을 나타낸다.

• 전자공학회논문지
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• 제50권7호
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• pp.149-156
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• 2013

본 논문에서는 bump 회로를 이용한 하드웨어 기반의 윤곽선 검출 회로를 제안한다. 하나의 픽셀은 빛을 전기적인 신호로 변환하는 active pixel sensor (APS)와 주변 픽셀의 밝기 차이를 비교하는 bump회로로 구성된다. 제안하는 회로는 $64{\times}64$의 이미지를 대상으로하며, 각 열(column)마다 비교기를 공유한다. 비교기는 외부에서 인가되는 기준전압을 통해 최종적으로 대상픽셀의 윤곽선 여부를 판별한다. 또한 기존의 4개 혹은 그 이상의 픽셀 데이터를 비교하는 윤곽선 검출 알고리즘을 상대적으로 간소화하여 대상픽셀을 포함하여 3개의 픽셀만으로 윤곽선 검출을 가능토록 제안하였다. 따라서 하나의 픽셀에 비교적 적은 수의 트랜지스터로 구성하였다. 따라서 제한적인 픽셀 크기에서 fill factor를 충분히 확보함으로써 수용 가능한 조도의 범위를 확장하였고, 기준전압을 외부에서 입력 받기 때문에 윤곽선 레벨을 조절 할 수 있다. Bump 회로기반의 윤곽선 검출 회로는 0.18um CMOS 공정에서 설계되었으며, 1.8V의 공급전압에서 픽셀 당 0.9uW의 전력 소모율, 34%의 fill factor을 갖는다. 이는 기존회로대비 전력 소모율을 90% 개선하였고, 기존 회로에 비하여 면적은 약 18.7%, fill factor는 약 16%를 더 확보하였다.

• 한국지능시스템학회논문지
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• 제13권2호
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• pp.163-168
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• 2003

현재 사용중인 화염 검출기들은 화염 검출에 있어서의 특정 문제점들을 종종 나타내고 있다. 이러한 문제점들을 해결하기 위하여 본 논문에서는 캠코더로 획득한 이미지를 적절하게 전치리한 후 신경망의 입력으로 사용하여 화염을 검출하였다. 이미지를 이용한 화염검출의 경우 보일러 외부에서 데이터를 획득하기 때문에 내부열에 대한 영향들을 줄일 수 있는 방법으로 현재 적용 중인 센서에 기반한 화염검출 방법과는 구별된다. 그리고 패턴 분류를 위하여 사용한 신경망 모델은 다른 버너의 화염에 의한 유사정보틀을 잘 분류하기 때문에 화염검출기의 부정확한 동작을 줄일 수 있다. 신경망은 각 조건에 대한 특징을 학습하고 학습된 정보를 바탕으로 효율적인 화염검출을 수행한다.

• 한국지능시스템학회:학술대회논문집
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• 한국지능시스템학회 2008년도 춘계학술대회 학술발표회 논문집
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• pp.325-328
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• 2008

본 논문에서는 비선형 모델의 설계를 위해 Type-2 퍼지 논리 집합을 이용하여 불확실성 문제를 다룬다. 퍼지 논리 시스템의 멤버쉽 함수와 규칙의 구조는 불확실성이 존재하는 언어적인 정보 또는 수치적 데이터를 바탕으로 설계된다. 기존의 Type-1 퍼지 논리 시스템은 외부의 노이즈와 같은 불확실성을 효율적으로 취급할 수 없다. 그러나 Type-2 퍼지 논리 시스템은 불확실한 정보까지 멤버쉽 함수로 표현함으로서 불확실성을 효과적으로 다룰 수 있다. 따라서 본 논문에서는 규칙의 전 ${\cdot}$ 후반부가 Type-2 퍼지 집합으로 구성된 Type-2 퍼지 논리 시스템을 설계하고 불확실성의 변화에 대한 비선형 모델의 성능을 비교한다. 여기서 규칙 전반부 멤버쉽 함수의 정점 선택은 C-means 클러스터링 알고리즘을 이용하고, 규칙 후반부 퍼지 집합의 정점 결정에는 입자 군집 최적화(PSO : Particle Swarm Optimization) 알고리즘을 사용한다. 마지막으로, 비선형 모델 평가에 대표적으로 이용되는 가스로 시계열 데이터를 제안된 모델에 적용하고, 입력 데이터에 인위적인 노이즈가 포함되었을 경우 Type-2 퍼지 논리 시스템이 기존의 Type-1 퍼지 논리 시스템보다 우수함을 보인다.

• 한국기술혁신학회:학술대회논문집
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• 한국기술혁신학회 2017년도 추계학술대회 논문집
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• pp.479-479
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• 2017

본 연구는 벤처기업의 매출액의 영향요인에 대하여 기업 내 자원을 범주화하여 그 영향력을 검증하고, 나아가 기업이 보유한 역량을 2개의 차원으로 구분하여 각 차원에 따른 집단 간 벤처기업성과 영향요인의 차이를 확인하고자 하였다. 즉, 기업이 보유하는 역량인 기술, 가격, 품질, 디자인, 조직관리, 마케팅 경쟁력에 대하여 요인분석을 통해 기술역량과 경영역량 차원을 도출하였고, 군집화 과정을 거쳐 각 역량 수준에 따른 네 개의 벤처기업 집단을 분류하였다. 네 개의 집단은 기술-경영 우위, 기술주도, 경영주도, 기술-경영 열위로 나뉘었다. 이후 성과 영향요인들을 자원기반이론의 관점에서 기업현황, 기업가자원, 인적자원, 재무자원, 기술자원, 외부자원의 여섯 개의 상위 범주로 구분하였고, 각 범주에 포함되는 세부 요인들이 매출액에 미치는 영향을 '벤처기업정밀실태조사'의 2개년 데이터를 활용하여 분석하였다. 분석 결과 첫 번째, 전체 벤처기업을 대상으로 분석한 결과 모형에 투입된 33개의 변수들 중 22개의 변수가 벤처기업 매출액에 유의한 영향을 미치는 것이 확인되었다. 두 번째, 기업 역량 차원 분류에 따른 기업 집단 간 영향요인 차이를 분석한 결과, 매출액 영향요인은 입력된 33개의 독립변수 중 최대 13개에서 최소 8개로, 기업 역량 차원에 따른 매출액 영향요인의 차이가 확인되었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 한국건설관리학회:학술대회논문집
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• 한국건설관리학회 2003년도 학술대회지
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• pp.585-588
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• 2003

본 연구는 4D시스템에서 공사일정과 도면의 3D 객체정보를 간편히 연계할 수 있는 방법론 개발을 시도하고 있다. 일반적으로 기존의 방법론에서 이들 정보의 연계는 외부 공정관리 소프트웨어에서 공사일정을 분석하고, CAD 도구에 의해 3D 객체를 생성한 후, 4D시스템에 결과정보를 보내어 연계하는 방식이며, 이러한 방식은 4D시스템 테에서 이들 정보들을 개발 공정마다 재 연결을 해야 하므로 많은 불편함을 야기하고 있다. 본 연구에서는 이러한 불편함을 감소하기 위해 4D시스템내부에서 자체적으로 일정과 3D객체정보를 생성시켜 4D 정보로 활용함으로써, 초기정보입력과정을 단순화하는 방법론을 제시한다.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2005년도 학술대회 논문집
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• pp.151-155
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• 2005

지금까지의 핵융합 장치는 자기우물과 열역학을 바탕으로 한 토카막 장치가 수소핵융합을 하였으나 고온의 플라스마를 장시간 동안 가둠이란 현실적으로 불가능하여 성공사례가 없었다. 본 핵융합 촉진 방법을 이용한 새로운 핵융합 장치는 토카막 장치의 토로이달 자기장용 알루미늄코일 내에 토러스 철심 C형 Core Block과 토로이달 알루미늄코일을 넣어 토로이달 자기장을 모으고 토로이달 전류 흐르도록 하여 토러스 Core의 일부가 절개된 간극사이에 핵융합로를 배치하고 융합원료(전해액)를 토로이달 전류로 전기분해 한다. 전원과 토로이달 자계용 코일, 토로이달 코일 융합원료로 직렬회로로 이루어져 있어 토로이달 전류는 필라멘트 전류로 되어 융합원료에 투입된다. 필라멘트 전류사이에는 자기흡입력이 외부의 입력전력으로 계속 증대되어 쿨롱에 힘을 넘어 핵융합에 이르고 그로인해 질량결손이 생겨 아인슈타인의 질량에너지$(E=mC^2)$가 빛에너지와 열에너지로 방출됨을 확인했다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.