• 대한전자공학회논문지SD
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• 제46권4호
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• pp.45-52
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• 2009

본 연구를 통해서 대 면적, 고 휘도 AMOLED 응용에 적합한 화소 회로와 이에 대한 구동 방식을 제안하였다. 균일도는 다소 떨어지지만 안정성이 뛰어난 저온 다결정 실리론(LTPS) 박막 트랜지스터(TFT)를 기반으로 설계했다. 영상 화소의 균일도를 향상시키기 위해, 화소 TFT의 $V_{TH}$와 이동도 편차를 함께 보상할 수 있도록 했다. 기존의 이동도 보상 회로가 갖는 문제점을 극복하여 대 면적 패널에 적합하도록 했고, 동영상 특성을 개선하기 위해 black data insertion 방식을 도입하였다. 이동도 보상 시 휘도가 떨어지는 문제를 개선하기 위해, 패널이 두 가지 보상 모드에서 동작할 수 있도록 하였다. 화소 회로를 제어하기 위한 스캔 구동 회로를 최적화하여, 이를 통해서 보정 모드를 쉽게 제어할 수 있었다. 최종 구동 타이밍은 여유 있는 마진으로 안정적인 동작이 가능하다. 14.1" WXGA top emission AMOLED 패널에 대해 설계했으며, 이동도 보상 시간을 1us로 했을 때 패널의 불균일도는 5% 이하로 예측되었다.

• 전자공학회논문지SC
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• 제40권5호
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• pp.333-340
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• 2003

도플러 처리(Doppler processing) 기능은 잔류(residue) 클러터(clutter)의 제거뿐만 아니라 위상정합누적(coherent integration)을 수행하므로, 펄스 도플러 레이더에 있어서 가장 핵심적인 역할을 수행한다. 디지털 신호처리기(DSP : digital signal processor)의 성능향상과 더불어 DSP를 이용한 구현이 점점 일반화 되어가고 있다. 도플러 처리기가 입력신호를 실시간으로 처리하기 위해서는, 다중 DSP를 이용한 병렬처리 개념이 일반적으로 사용되어야 한다. 본 논문에서는 아날로그 디바이스사의 ADSP21060 8개를 탑재한 Morocco-2 보드를 사용하여 MTI(moving target indicator)필터, 도플러 필터뱅크(DFB : Doppler filter bank) 및 제곱검출기(square-law detector) 등으로 구성된 프로그램 가능한 구조의 도플러 처리기를 구성하였다. 위상정합처리구간(CPI : coherent processing interval) 동안 수신된 입력데이터의 분배(distribution)시간, 출력데이터의 전송(transfer)시간 및 알고리즘 수행에 소요되는 연산시간 등을 수식으로 표현하여, 전체 처리시간과 도플러 처리기 구현에 소요되는 DSP의 수를 예측하였다. 또한 레이더 운용에 필요한 각종 타이밍신호 및 모의 표적신호를 발생할 수 있는 TSG(timing signal generator)를 이용하여 도플러 처리기의 실시간 연산기능을 확인하였다.

• 한국통신학회논문지
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• 제33권2A호
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• pp.159-166
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• 2008

본 논문에서는 주파수 도약 위성 통신 시스템에서 정지 궤도 위성의 드리프트로 인해 Early-Late gate 동기 추적 알고리즘으로는 흡 동기를 유지할 수 없는 현상이 발생하는 문제를 해결하기 위한 동기추적 알고리즘을 제안하였다. 위성에 탑재된 역도약-재도약 중계기를 통해 신호가 중계될 때, 위성의 드리프트로 인하여 수신된 홉의 양쪽 에지에서의 에너지 유실 때문에 Early-Late gate 동기추적 알고리즘을 사용했을 경우 홉 동기를 유지할 수 없는 현상이 발생한다. 그러한 문제를 해결하기 위해 기존의 Ranging 거리 정보를 사용한 Early-Late gate 홉 에너지를 비교하는 구조를 변형하여 Inner-Outer gate 홉 에너지를 비교하고 송신타이밍을 예측하여 동기를 추적하는 Anti-Shrink 알고리즘을 제안하였다. 시뮬레이션 결과, 제안된 알고리즘은 기존의 내부-외부 에너지비율 알고리즘보다 우수하고, Ranging 거리정보를 사용한 Early-Late gate 동기추적 알고리즘보다 성능은 유사하지만 Ranging 정보를 사용하지 않고도 에너지 손실이 적어 위성의 드리프트에 robust하게 동기유지가 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.397-400
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• 2009

본 논문에서는 멀티미디어 어플리케이션을 위한 BTB(Branch Target Buffer)를 이용한 RISC 프로세서 기반 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 제안된 SoC 플랫폼은 성능 개선을 위해 BTB를 포함하며 분기 명령어 패치 시 분기할 타깃 주소를 BTB에 저장함으로써 예측 주소의 명령어를 미리 패치, 파이프라인의 지연을 최소화하였다. 또한, 다양한 멀티미디어 어플리케이션을 위해 VGA 제어기, AC97 제어기, UART 제어기, SRAM 인터페이스, 디버그 인터페이스를 포함한다. 구현된 플랫폼은 다양한 테스트 프로그램을 사용하여 시뮬레이션을 수행하였으며, Xilinx VIRTEX-4 XC4VLX80 FPGA를 이용해 기능 및 타이밍 검증을 수행하였다. 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현되었으며 100MHz에서 정상 동작함을 확인하였고, 이전 OpenRISC 마이크로프로세서를 사용한 플랫폼과의 비교를 위해 산술연산 및 AC97 테스트 프로그램을 이용한 시뮬레이션 결과 5~9%의 성능향상을 확인하였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.800-804
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• 2019

본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fine loop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를 예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및 Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.

• 정보보호학회논문지
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• 제12권2호
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• pp.35-44
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• 2002

본 논문에서는 Radix-$2^k$ 모듈라 곱셈 알고리즘 기반의 고속 RSA 지수승 연산기의 구현 방법을 제시하고 검증하였다. Radix-$2^k$ 모듈라 곱셈 알고리즘을 구현하기 위해 Booth receding 연산 알고리즘을 사용하였으며 최대 radix-16 연산을 위해 2K-byte 메모리와 2개의 전가산기와 3개의 반가산기의 지연을 갖는 CSA(carry-save adder) 어레이를 사용하였다. CSA 어레이 출력인 캐리와 합을 고속으로 가산하기 위해 마지막 덧셈기로써 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 적용하였다. 또한, 주어진 공정에서 동작 주파수와 처리량의 관계를 통해 Radix-$2^k$에서 설계 가능한 radix 값을 제시하였다. Altera FPGA EP2K1500E를 사용하여 기능을 검증한 후 삼성 0.35$\mu\textrm{m}$ 공정을 사용하여 타이밍 시뮬레이션을 하였으며 radix-16 모듈라 곱셈 알고리즘을 사용할 경우 모듈라 곱셈에 (n+4+1)14 의 클럭을 사용하여 1,024-bit RSA를 처리하는데 50MHz에서 5.38ms의 연산 속도를 측정하였다.

• 대한토목학회논문집
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• 제29권1D호
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• pp.63-72
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• 2009

본 연구에서는 우리나라 실정에 맞는 도로포장의 장기 공용성 추정 및 자산가치 평가를 위한 의사결정지원시스템을 구축하여, 도로 포장의 공용성 평가와 생애주기분석을 통한 예방적 유지보수를 위한 최적 타이밍의 결정 등에 대한 방안을 제시하고자 한다. 또한 현재 일정한 금액의 예산으로 예산수준에 맞게 유지보수의 장소를 선정하는 근시안적인 예산관리시스템의 문제점을 보완하기 위해 도로관리자가 필요한 예산의 수준을 예측할 수 있도록 장기 소요예산 예측시스템 및 경제성원리를 도입하여 최소 비용으로 도로의 공용성을 유지하기 위한 도로포장자산평가시스템의 구축방안을 제시하고자 한다. 도로포장자산평가시스템 활용에 있어서, 적정수준의 포장평가지수를 유지하기 위해 대상구간의 당해년도 필요유지예산을 참고하여 효율적으로 예산을 편성할 경우, 가장 합리적인 도로포장 유지보수 예산을 분석할 수 있었다. 이러한 결과로, 불필요한 예산의 낭비를 미연에 방지할 수 있을 것으로 판단되고, 도로포장의 장기 공용성 추정 및 자산가치 평가를 위한 의사결정 시스템 개발을 통해 최적 유지보수 기준의 제시 및 새로운 도로포장의 공법 도입을 위한 사전 평가 및 타당성 분석에도 응용할 수 있을 것으로 기대된다.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.53-58
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• 2005

최근 산업 프로세스의 제어 및 모니터링 분야에서 컴퓨터의 사용이 급증하고 있다. 이와 같은 자동차 기어 및 엔진 제어, 항공기 이착륙/운항 제어, 통신 네트워크 등과 같은 응용분야에서 사용되고 있는 컴퓨터는 시간 임계 제어 및 모니터 기능과 시간에 제한적이지 않은 일괄 프로세싱으로 구분된다. 실시간 제어시스템 또는 임베디드 시스템은 컴퓨터 시스템에서 특정한 역학을 수행하는 다양한 하드웨어와 소프트웨어 요소로 구성되어 있다. 실시간 시스템이 시간적 제약조건을 만족하지 못하면 시스템의 오동작이 발생할 수 있으며, 인명 손상과 같은 큰 재앙이 발생할 수 있다. 그렇기 때문에 시스템의 수행은 예측 가능해야 한다. 실시간 임베디드 시스템은 아키텍처 선계 단계에서의 결정이 시스템의 구현과 성능에 매우 큰 영향을 미친다. 유연성이란 실시간 시스템 환경에서 작업 타이밍에 대한 장애를 유연하게 처리할 수 있는 시스템의 처리 능력을 나타낸다. 이 요소는 시스템의 수행비용과 성능을 분석하는 중요한 요소이다. 본 연구에서는 실시간 임베디드 시스템의 구조를 설계 할 때 효율적인 분석을 위하여 유연성 함수를 정의한다. 본 연구를 통하여 실시간 시스템의 하드웨어 및 소프트웨어를 분할할 때 속성과 제약온 분석할 수 있는데, 제약의 측면에서 보면 유연성 문제를 해결 할 수 있고, 속성의 측면에서 보면 시스템 모델 및 유연성과 다른 속성들(비용, 전력소비량 등)과의 상호관계 분석 등을 효율적으로 분석할 수 있다.

• 전기전자학회논문지
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• 제11권4호
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• pp.129-136
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• 2007

본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다.

• 한국시뮬레이션학회논문지
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• 제15권1호
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• pp.35-42
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• 2006

유비쿼터스 컴퓨팅의 인프라가 되는 센서 네트워크는 매우 작은 하드웨어로 이루어지는 많은 수의 센서 노드들로 구성된다. 이 네트워크의 토폴로지와 라우팅 방식은 그 목적에 따라 결정되어야 하며, 하드웨어 및 소프트웨어도 필요한 경우에는 변경되어야 한다. 따라서 그러한 네트워크를 최적으로 설계하기 위해서는 시스템 동작을 확인하고 성능을 예측할 수 있는 센서 네트워크 시뮬레이터가 필요하다. 현존하는 몇몇 센서 네트워크 시뮬레이터들은 특정 하드웨어나 운영체제에 맞추어 개발되었기 때문에, 그러한 특정 시스템들을 위해서만 사용될 수 있다. 그리고 시스템 설계 상의 주요 이슈가 되는 전력 소모량 및 프로그램 실행 시간을 추정하기 위한 어떤 수단도 지원하지 못하고 있다. 이 연구에서는 응용이나 운영체제의 종류에 상관없이 다양한 센서 네트워크들의 설계 및 검증에 사용될 수 있는 시뮬레이터를 개발하였다. 이를 위하여, 시뮬레이터는 기계어-레벨 이산-사건 시뮬레이션 방식을 사용하였다. 따라서 이 시뮬레이터는 프로그램 실행 타이밍 뿐 아니라 실제 센서 노드 내부의 동작들도 세부적으로 분석하는 데도 사용될 수 있다. 이 연구에서 시뮬레이션의 작업부하인 명령어 트레이스로는 ATmega128L 마이크로컨트롤러용 크로스컴파일러에 의해 생성된 실행 이미지를 사용하였다.