• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.11a
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• pp.161-164
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• 2013

본 논문에서는 다양한 멀티미디어 코덱을 고속으로 처리하기 위하여 전용하드웨어가 아닌 병렬 어레이 프로세서 기반의 U-Chip(Universal-Chip) 구조를 제안하고 TSMC 80nm 공정을 사용하여 11,865,090개의 게이트 수를 가지는 칩으로 개발하였다. U-Chip은 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산을 위한 $4{\times}16$ 개의 프로세싱 유닛으로 구성된 병렬 어레이 프로세서와 문맥적응적 가변길이디코딩(CAVLC)을 위한 비트스트림 프로세서와 인트라 예측(IP), 디블록킹필터(DF) 연산을 위한 순차 프로세서와 DMAC의 데이터 전송 및 각 프로세서를 제어하여 병렬 파이프라인 스케쥴링을 처리하는 시퀀서 프로세서 등으로 구성된다. 1개의 프로세싱 유닛에 1개의 매크로블록 데이터를 맵핑하여 총 64개의 매크로블록을 병렬처리 하였다. 64개 매크로블록의 대용량 데이터 전송 시간과 각 프로세서들의 연산을 동시에 병렬 파이프라인 함으로서 전체 연산 성능을 높일 수 있는 이점이 있다. 병렬 파이프라인 구조의 H.264 디코더 프로그램을 개발하였고 제작된 U-Chip을 통해 $720{\times}480$ 크기의 베이스라인 프로파일 영상에 대하여 코어 192MHz 동작, DDR 메모리 96MHz 동작에서 30fps의 처리율을 가짐을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.40 no.2
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• pp.17-25
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• 2003

In this paper, a processor architecture is proposed based on the state space implementation technique for real time processing of 2-D discrete wavelet transform(DWT). It conducts 2-D DWT operations in consideration of row and column direction simultaneously, thus can reduce latency due to memory access for storing intermediate results. It is a VLSI architecture suitable for real time processing. The proposed architecture includes only four multipliers and four adders, and NK-N internal memory storage, where K denotes the length of filter. It has a small hardware complexity. Therefore it is very suitable architecture for real time, embedded applications such as web camera server. Since the processor is easily extended to array structure, it can be applied to various image processing applications.

• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.2
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• pp.87-93
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• 1989

Squared-error Pattern Clustering algorithm used in unsupervised pattern recognition and image processing application demands substantial processing time for operation of feature vector matrix. So, this paper propose the fast squared-error Pattern Clustering Processor using the Residue Number System which have been the nature of parallel processing and pipeline. The proposed Squared-error Pattern Clustering Processor illustrate satisfiable error rate for Cluster number which can be divide meaningful region and about 200 times faster than 80287 coprocessor from experiments result of image segmentation. In this result, it is useful to real-time processing application for large data.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.2
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• pp.283-290
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• 2006

The cellular neural networks have the structure that consists of an array of the same cell which is a simple processing element, and each of the cells has local connectivity and space invariant template properties. So, it has a very suitable structure for the hardware implementation. But, it is impossible to have a one-to-one mapping between the CNN hardware processors and the pixels of the practical large image. In this paper, a $5{\times}5$ CNN hardware processor with pipeline input and output that can be applied to the time-multiplexing processing scheme, which processes the large image with a small CNN cell block, is designed. the operation of the implemented $5{\times}5$ CNN hardware processor is verified from the edge detection and the shadow detection experimentations.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.23 no.1
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• pp.125-131
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• 2009

In this paper, we proposed the remote visual monitoring system on mobile robot platform. The proposed system is composed of ARM9 core PXA255 processor, micro CMOS camera and wireless network and the captured visual image is transmitted via 803.11b/g wireless LAN(WLAN) for remote visual monitoring operations. Robot platform maneuvering command is transmitted via WLAN from host and the $640{\times}480$, $320{\times}240$ pixel fixed visual image is transmitted to host at the rate of $3{\sim}10$ frames per second. Experimental system is implemented on Linux OS base and tested for remote visual monitoring operation and verified the proposed objects.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10c
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• pp.394-396
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• 2004

본 논문은 디지털 TV에 접목하는 멀티미디어 부가기능 모듈 내의 영상 출력 처리부 개발에 관한 것이다. 이 영상 출력 처리부는 영상 데이터 처리부로 부터의 저 프레임의 HD영상 입력을 TV시스템에서 사용 가능한60프레임의 HD영상으로 출력하는 기능을 수행한다. 이렇게 함으로써 기존 시스템의 영상 처리부에서 60프레임의 영상 출력을 위해 사용한 프로세서 성능을 제안된 시스템에서는 저 프fp임 영상 출력에 해당하는 정도로 줄여줄 수 있으며 이는 시스템의 비용 절감 및 다양한 부가 기능 추가로 연결 되어질 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.130-132
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• 2003

화상회의 시스템에서 원활한 동영상의 전달을 위해서는 주어지는 처리시간에 대하여 그에 상응하는 품질을 보장하는 프레임 스케줄링 방법이 필수적이다 영상 복원 작업에 주어지는 처리시간이 증가함에 따라 그 실행 결과로 얻어지는 영상의 품질이 함께 증가할 것이 요구된다. 본 논문에서는 영상회의 시스템에서의 압축된 영상의 복원 과정에서 프로세서의 처리시간에 따르는 결과 영상의 품질에 대한 QoS함수를 도출하고 이를 IRIS 스케줄링 방안에 적용하는 온-라인 스케줄링 알고리즘을 제안한다. 본 논문에서 제시하는 알고리즘에 대한 모의실험의 결과는 주어진 시스템 성능에 H하여 영상회의에 참여한 모든 화자 영상의 총체적 화질을 향상시킬 수 있음을 보여준다.

• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.246-249
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• 2003

본 논문에서는 TCP/IP 기반에서 웨이블릿 변환과 인터넷을 이용 원거리에 있는 Device를 PDA로 제어하는 영상감시 솔루션에 대해 연구하였다. 우선 서버는 카메라를 이용하여 영상을 획득하고 획득한 영상에 대해 2단계 웨이블릿 변환을 한 후, 인터넷을 통해 Client(PDA)로 전송한다. PDA는 수신한 프레임만을 가지고 역 웨이블릿 변환을 하고 사용자에게 영상을 보여주게 된다. 카메라는 스텝 모터와 마이크로프로세서 80C196KC에 의해서 컨트롤되고, 사용자는 서버에서 보내는 영상을 PDA를 이용해서 감시한다. 그리고 PDA를 이용 원거리에 있는 서버 80C196KC에 제어 신호를 보내고 자신이 원하는 영상을 감시할 수 있다.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.31B no.11
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• pp.109-115
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• 1994

In this paper, we developed an analyzing method of the motional characteristics of sperm, using image processing technology. Without the aid of a dedicated image-processor, this processing of a personal computer(PC) and a simple image processing board. The image processing board is used for acquiring images from a microscopic imaging source. The PC processes the images from the board and computes the parameters of motional characteristics of sperms. The algorithm of the site detection of sperms and the 'Match Matrix Method' is noteworthy. After comparing the results of our method with those of the manual method, and with those of the method using a dedicated image-processor, we concluded that our method is useful and reliable.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.4
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• pp.833-837
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• 2004

The iris image recognition system realization using DSP processor for the faster real-time processing is presented in this paper. The system is composed of CCD camera, DSP processing and network part to link the communication. The system based on high speed DSP processor leads the iris recognition processing time to be faster. The simulation results in 0.9sec below approximately.