• Proceedings of the Korean Information Science Society Conference
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• 2005.07b
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• pp.697-699
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• 2005

연속 변수 함수 최적화를 위한 진화 연산에서는 전통적으로 확률 분포를 도입하여 새로운 세대를 생성하는 기법을 사용하고 있다. 최근 들어 이러한 확률 분포를 개체군으로부터 추정하여 보다 효율적으로 최적화를 해결하려는 연구가 진행되고 있다. 본 논문에서는 variational 베이지안 혼합 인자 분석 기법(Bayesian mixtures of factor analyzers)을 사용한 개체군의 분포 추정을 통해 연속 변수 함수의 최적화 문제를 해결하는 방법을 제안한다. 이 기법은 혼합 분포의 개수 추정을 자동화하여 개체군의 다양성을 유지할 수 있기 때문에 지역 최적점으로 일찍 수렴하는 현상을 방지할 수 있으며, 세부 개체군 내의 분포 추정을 통해 탐색을 효율적으로 수행할 수 있다. 잘 알려진 평가 함수들에 대하여 다른 분포 추정 진화 연산과 비교하여 제안하는 방법의 우수성을 검증하였다.

• Annual Conference of KIPS
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• 2014.11a
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• pp.70-72
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• 2014

플래시 메모리는 소형 저장 장치뿐만 아니라 대용량 저장장치까지 응용되고 있다. 하지만 기존의 하드디스크 (HDD)와 다르게 플래시 메모리는 읽기, 쓰기, 소거 연산의 속도가 다르고 쓰기 전 지우기(erase before write)라는 특성 때문에 FTL의 한 메커니즘인 GC (Garbage Collection)를 수행할 때 많은 오버헤드가 발생한다. 이에 이 논문은 DRAM의 공간을 효율적으로 활용하고 유효한 페이지 복사와 소거 연산의 횟수를 줄여 전체적인 플래시 메모리 GC 오버헤드를 줄이기 위한 블록 링크드 리스트 기법을 제안한다. 블록 링크드 리스트 기법은 같은 LBN에 해당하는 데이터를 로그 블록에 적고 해당 로그 블록들을 링크드 리스트로 관리해 소거 연산을 미룰 수 있다. 링크드 리스트들에 관한 정보는 DRAM에 테이블 형태로 적는다. 이때 테이블에는 블록 주소들이 적히므로 페이지 단위로 링크드 리스트를 관리하는 다른 기법에 비해 DRAM의 공간을 효율적으로 활용하게 된다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.270-272
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• 1999

최근에 활발히 연구되고 있는 지리 정보 시스템 등은 2차원 이상의 공간 속성을 갖는 공간 객체들로 구성되며 데이터 양이 매우 방대하여 효율적인 공간 색인 기법이 요구되고 있다. 그러나, 기존의 공간 색인 기법들은 공간 객체의 크기와 밀도 차이, 공간 연산의 종류에 따라 각각 큰 성능차를 보이며 때로는 이용이 불가능한 경우도 있다. 이와 같은 문제점들을 해결하기 위해서는 공간 객체의 크기와 밀도 차이에 독립적인 하나의 색인 구조로 다양한 공간 연산들을 효율적으로 지원할 수 있는 공간 색인 기법이 필요하다. 본 논문에서는 이와 같은 문제를 해결할 수 있는 새로운 공간 색인 기법인 공간 해싱(spatial hashing)을 제안하고 관련연산들을 정의하였다. 공간 해싱은 각 객체의 영역을 MBR로 단순화하고 그 MBR의 좌상점(Left-Top point)와 우하점(Right-Bottom point) 만을 이용해 객체의 영역 정보와 위치 정보를 확장성 해싱을 이용하여 유지하는 색인 기법이다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.31 no.3
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• pp.309-322
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• 2021

In this study, an extension instruction set for high-speed operation of the ARIA block cipher algorithm on RISC-V processor is added to support high-speed cryptographic operation on low performance IoT devices. We propose the efficient ARIA cryptographic instruction set which runs on a conventional 32-bit processor. Compared to the existing software cryptographic operation, there is a significant performance improvement with proposed instruction set.

• Annual Conference of KIPS
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• 2022.11a
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• pp.24-26
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• 2022

시스톨릭 어레이는 DNN training 등 인공지능 연산의 대부분을 차지하는 행렬 곱셈을 수행하기 위한 하드웨어 구조로 많이 사용되지만, sparsity 가 높은 행렬을 연산할 때 불필요한 동작으로 인해 효율성이 크게 떨어진다. 본 논문에서 제안된 유동적 시스톨릭 어레이는 matrix condensing, weight switching, 그리고 direct output path 의 방법과 구조를 통해 sparsity 가 높은 행렬 곱셈의 수행 사이클을 줄일 수 있다. 시뮬레이션을 통해 기존 시스톨릭 어레이와 유동적 시스톨릭 어레이의 성능을 비교하였으며 8×8, 16×16, 32×32 의 크기를 가진 행렬을 동일 크기의 시스톨릭 어레이로 연산하였을 때 필요 사이클 수를 최대 12 사이클 절감할 수 있는 것을 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.11
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• pp.2503-2510
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• 2012

This paper proposes a parallel operation intra predictor for H.264/AVC decoder. In previous intra predictor design, common operation units were designed for 17 prediction modes in order to compute more effectively. However, it was designed by analyzing the equation applied to one pixel. So, there are four operation units for computing 16 pixels in a $4{\times}4$ block and they need four cycles. In this paper, the proposed intra predictor contains T3(Three Type Transform) operation unit for parallel operation. It divides 17 modes into 3 types to calculate 16 pixels of a $4{\times}4$ block in only one cycle and needs 16 cycles minimum in 16x16 block. As the result of the experiment, in terms of processing cycle, the performance of proposed intra predictor is 58.95% higher than the previous one.

• Annual Conference of KIPS
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• 2013.11a
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• pp.1506-1509
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• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

• Journal of the Korea Society of Computer and Information
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• v.18 no.4
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• pp.123-129
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• 2013

The performance and practicality of cryptosystem for encryption, decryption, and primality test are primarily determined by the implementation efficiency of the modular exponentiation of $a^b$ (mod m). To compute $a^b$ (mod m), the standard binary squaring (square-and-multiply) still seems to be the best choice. However, in large b bits, the preprocessed n-ary, ($n{\geq}2$ method could be more efficient than binary squaring method. This paper proposes a square-and-divide and unpreprocessed n-ary square-and-divide modular exponentiation method. Results confirmed that the square-and-divide method is the most efficient of trial number in a case where the value of b is adjacent to $2^k+2^{k-1}$ or to. $2^{k+1}$. It was also proved that for b out of the beforementioned range, the unpreprocessed n-ary square-and-divide method yields higher efficiency of trial number than the general preprocessed n-ary method.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.5 s.335
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• pp.23-30
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• 2005

In the construction of an extension field, there is a connection between the polynomial multiplication method and the degree of polynomial. The existing methods, KO and MSK methods, efficiently reduce the complexity of coefficient-multiplication. However, when we construct the multiplication of an extension field using KO and MSK methods, the polynomials are padded with necessary number of zero coefficients in general. In this paper, we propose basic properties of KO and MSK methods and algorithm that can reduce coefficient-multiplications. The proposed algorithm is more reducible than the original KO and MSK methods. This characteristic makes the employment of this multiplier particularly suitable for applications characterized by specific space constrains, such as those based on smart cards, token hardware, mobile phone or other devices.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.3 s.345
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• pp.40-47
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• 2006

The finite-field multiplication can be applied to the elliptic curve cryptosystems. However, an efficient algorithm and the hardware design are required since the finite-field multiplication takes much time to compute. In this paper, we propose a radix-4 systolic multiplier on $GF(2^m)$ with comparative area and performance. The algorithm of the proposed standard-basis multiplier is mathematically developed to map on low-cost systolic cells, so that the proposed systolic architecture is suitable for VLSI design. Compared to the bit-parallel, bit-serial and systolic multipliers, the proposed multiplier has relatively effective high performance and low cost. We design and synthesis $GF(2^{193})$ finite-field multiplier using Hynix $0.35{\mu}m$ standard cell library and the maximum clock frequency is 400MHz.