• 전자공학회논문지
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• 제52권4호
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• pp.115-124
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• 2015

본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안을 제안하고 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 부분 곱을 생성해 지연시간을 감소시킨다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다. 제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 제안한 곱셈기는 기존의 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소함을 보였다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.405-407
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• 1999

WFQ(Weighted Fair Queuing)은 지연이나 공평성의 특성에 있어서 이상적인 트래픽 스케줄링 알고리즘으로 간주되었다. N세션에 서비스를 제공하는 WFQ 스케줄러의 스케줄링 연산은 각 패킷 전송 시간당 O(n)의 계산 복잡도를 가지며, 구현 또한 복잡하다. Self-Clocked Fair Queuing과 같은 WFQ 알고리즘의 구현을 간단히 하고자 하는 노력은 지연범위나 특성에 영향을 주게 되어 다양한 트래픽이 제공되는 경우 각 트래픽의 공평성을 지원해주지 못한다. 그러므로 지연이나 지연 변이 측면에서 공평성을 지원하고 구현상의 계산 복잡도를 줄인 스케줄링 알고리즘이 필요하게 되었다. ATM 다중화기의 셀 스케줄링 알고리즘 역시, ATM의 특성상 다양한 특성의 서비스를 제공하기 위해서, 다양한 특성의 트래픽에 대한 공평성을 제공하는 새로운 알고리즘의 연구가 필요하다. 이 논문에서는 ATM 스위치 내의 다중화기에서 사용되는 새로운 셀 스케줄링 알고리즘을 제안하고 실험을 통해 이 알고리즘의 성능을 검증하고자 한다. 이 알고리즘은 여러 개의 우선 순위 큐를 갖고, 각 우선순위 큐마다 스케줄링 연산이 O(1)의 계산 복잡도를 갖는 Parallel Priority Queuing 알고리즘이다.

• 한국음향학회지
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• 제20권8호
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• pp.58-66
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• 2001

본논문에서는 LFM (Linear Frequency Modulated) 신호를 사용하는 능동소나에서 적은 연산량으로 표적반사신호의 시간지연과 도플러를 추정하는 기법을 제안하였다. 제안한 기법에서는 일반적인 추정기법들이 가지는 연산량의 문제를 해결하기 위해 LFM 신호의 상호모호함수 (cross ambiguity function)에서 시간지연과 도플러의 관계를 나타내는 대수적인 관계식을 이용하였다. FML (Fast Maximum Likelihood) 기법을 기반으로 하여 시간지연과 도플러의 대수적 관계식을 유도하였으며, 이를 이용하여 일반적인 2차원 탐색 대신 2번의 1차원 탐색으로 시간지연과 도플러를 추정하였다. 다양한 신호대 잡음비 (SNR)에서 제안한 알고리즘의 추정오차를 분석하였으며, 제안한 알고리즘이 우수한 추정 성능을 보임을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.64-66
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• 2005

본 논문에서는 GF($2^m$) 상에서 나눗셈 연산을 위한 고속 알고리듬을 제안하고, 제안한 알고리듬을 기본으로 한 나눗셈 연산기의 하드웨어 설계 및 구현에 관하여 기술한다. 나눗셈을 위한 모듈러 연산은 개선된 이진 확장 유클리드 알고리듬 (Binary Extended Euclidian algorithm) 을 기본으로 하고 있다 성능비교 결과로부터 제안한 방법은 기존 방법에 비해 지연시간이 약 $26.7\%$ 정도 개선됨을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.741-744
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• 2007

데스크탑 그리드 시스템에서 각 자원에서 수행한 작업 결과에 대한 정확성 검증은 중요한 문제이다. 작업 결과에 대한 정확성을 보장하기 위해서 결과 검증 기법으로 투표기반 기법이나 신뢰기반 기법이 사용되어 왔다. 그러나 이러한 기법들은 동적인 연산 환경에 효과적으로 대처하지 못하여 낮은 확장성과 높은 연산 지연을 초래할 수 있는 단점을 갖고 있다. 이러한 단점을 해결하고자 본 논문에서는 자원제공자에 의해 초래될 수 있는 잘못된 연산 결과에 대해 각 자원제공자의 신용도(credibility)를 동적으로 평가하여 연산 결과의 정확성을 판단하는 적응적 결과 검증 메커니즘(Adaptive Result Verification Mechanism: ARVM)을 제안한다. 또한, 제안하는 ARVM 은 자원제공자의 가용성(availability) 정보를 이용하여 결과 검증 시에 요구되는 연산 지연을 최소화한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.892-894
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• 2002

본 논문은 유한 체 GF(/2 sup m/)상에서 A$B^2$연산을 위해 AOP(All One Polynomial)에 기반한 새로운 MSB(Most Significant bit) 유선 알고리즘을 제시하고, 제시한 알고리즘에 기반하여 병렬 입출력 세미시스톨릭 구조를 제안한다. 제안된 구조는 표준기저(standard basis)에 기반하고 모듈라(modoular) 연산을 위해 다항식의 계수가 모두 1인 m차의 기약다항식 AOP를 사용한다. 제안된 구조에서 AND와 XOR게이트의 딜레이(deray)를 각각 /D sub AND$_2$/와/D sub XOR$_2$/라 하면 각 셀 당 임계경로는 /D sub AND$_2$+D sub XOR/이고 지연시간은 m+1이다. 제안된 구조는 기존의 구조보다 임계경로와 지연시간 면에서 보다 효율적이다. 또한 구조 자체가 정규성, 모듈성, 병렬성을 가지기 때문에 VLSI 구현에 효율적이다. 더욱이 제안된 구조는 유한 체상에서 지수 연산을 필요로 하는 Diffie-Hellman 키 교환 방식, 디지털 서명 알고리즘 및 EIGamal 암호화 방식과 같은 알고리즘을 위한 기본 구조로 사용할 수 있다. 이러한 알고리즘을 응용해서 타원 곡선(elliptic curve)에 기초한 암호화 시스템(Cryptosystem)의 구현에 사용될 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.535-537
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• 2004

최근의 멀티미디어 시스템 설계 (예: 휴대폰, PDA) 경향에서 전력 소모를 줄이는 연구가 매우 긴요한 상황에, 본 연구는 누설 전류(leakage power)를 줄이는 연산 회로 아키텍쳐 합성 기법을 제안한다. 누설 전류를 줄이기 위한 방법으로 본 연구는 Dual threshold Voltage (Dual-V$_{T}$) 기법을 적용한다. 기존의 연구에서는 회로 설계 단계 중 논리나 트랜지스터 수준에서DUal-V$_{T}$를 적용한 방법과는 달리, 보다 상위 단계인 회로의 아키텍쳐 합성 단계에서의 지연시간 제약 조건을 만족하는 범위에서 최소의 누설전류 소모를 위한 합성 기법을 제안한다 따라서, 지연 시간과 누설전류 간의 Trade-Off를 이용하여 설계 조건에 맞는 융통성 있는 설계 결과를 얻을 수 있는 장점을 제공한다. 본 연구는 케리-세이브 가산기 (Carry-Save Adder) 모듈의 생성 과정에 국한된 합성 알고리즘의 적용을 보이고 있지만, 일반적인 연산 모듈을 사용한 아키텍쳐 설계 과정에서도 본 알고리즘을 쉽게 변형, 적용할 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.694-696
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• 2004

본 논문에서는 32$\times$32비트 곱셈 연산의 하위 32비트 결과를 한 클록 주기에 얻기 위한, 130MHz 파이프라인용 SIMD형 2단 곱셈 누산기를 설계하였다. 이 과정에서, Booth 부호기의 부분곱의 생성에 소요되는 지연을 줄이면서 부호가 있는 수의 연산을 수행할 수 있는 Booth 부호기를 설계하였다. 생성된 부분곱을 SIMD 명령어에 따라 크기가 선택된 Wallace Tree로 합산하고, 32$\times$32비트 곱셈 연산의 하위 32비트 결과를 제외한 모든 결과들은 두 번째 파이프라인 단에서 얻어지도록 하였다 현재 설계된 SIMD형 곱셈 누산기는 삼성 0.18$\mu\textrm{m}$ 표준 셀로 합성할 때, 1.65V, +1$25^{\circ}C$에서 약 7.61㎱의 임계 경로 지연을 갖는다

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2003년도 춘계학술대회 발표 논문집
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• pp.8-11
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• 2003

본 연구는 AC서보 모터의 벡터 제어를 구현하는데 있어 디지털 제어에 의한 시간 지연 및 Af) 변환기, QEP(Quadrature Encoder Pulse Circuit)등 주변 소자의 시간 지연에 의한 노이즈를 최소화하지 위하여 고성능 저 전압형 DSP인 TMX320F2812를 사용하였다. TMX320F2812는 150MIPS의 빠른 연산 속도와 12비트의 AD 컨버터, QEP회로는 물론 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원친 DSP이다. 이와 같이 주변 회로들을 내장한 고성능 DSP의 사용은 모터 제어부의 하드웨어적인 구성을 간소화 시키고 이로 인한 비용 절감을 얻을 수 있다. 또한 전류 샘플을 위한 필터 부분을 디지털 필터화 하여 전류 샘플링 노이즈를 제거하였고, 옵셋 전압을 이용한 SVPWM을 구현하여 연산 시간을 대폭 단축 하였다. TMX320F2812의 단점인 고정 소수점 연산에 대해서는 각 변수에 대한 스케일링을 통해 유효 자리를 확보하였다.

• 한국정보과학회논문지:데이타베이스
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• 제27권4호
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• pp.671-681
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• 2000

클라이언트-서버(Client-Server) 데이터베이스 환경에서 병목현상의 해결책으로 클라이언트캐시(Client cache)를 사용할 수 있다. 여러 클라이언트들이 같은 데이터베이스의 일부를 캐시한 복사본을 사용할 때, 다른 클라이언트들과 서버간에 일관성 유지를 보장해주어야 한다. 캐시의 일관성을 유지하기 위한 여러 가지 알고리즘들이 제안되어왔다. 그 중에서 O2PL(Optimistic Two Phase Locking) 기법은 동시성을 증가시킬 수 있는 주요 장점이 있다. 그러나 O2PL 알고리즘은 트랜잭션이 완료(commit) 연산을 요구하는 시점에서 접근한 캐시데이터의 일관성을 위한 작업이 시작되므로 최종적인 완료까지는 지연이 발생하게된다. 이때 다른 클라이언트에서 잠금 충돌(lock conflict)에 의해 전역 교착상태(global deadlock)가 발생한다면 블락(block)되어 지연되는 시간은 더욱 증가하게된다. 본 논문에서는 향상된 O2PL 기법으로 PN(Preemption by Notification)-O2PL 기법을 제안한다. 이 접근에서는 O2PL의 특성으로 얻을 수 있는 연산정보를 관련된 다른 트랜잭션에게 통지(notification)로 사용하고 제시한 조건에 해당할 경우 상대 자원을 바로 사용할 수 있게 한다. 이 조건은 대부분의 전역 교착 상태에 해당하는 두 트랜잭션간의 교착상태를 조기에 신속히 감지할 수 있게 하여 트랜잭션 완료의 지연을 감소시키게 한다. PN-O2PL 알고리즘이 기존의 O2PL기법보다 빠른 응답시간을 얻을 수 있음을 모의 실험을 통하여 보인다.