• Proceedings of the Korean Society for Noise and Vibration Engineering Conference
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• 2011.04a
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• pp.816-820
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• 2011

A method for increasing the difference of side-lobe level in spherical microphone array is presented. In array signal processing, it is known that narrow interval between sensors can increase the difference between main lobe and side-lobe of array response which eventually increase the source recognition capability. Recent commercial array being used, however, have shown certain limitation in using the number of sensors due to its costs and geometrical size of array. To overcome this problem, we have adapted MEMS sensors into spherical microphone array. To check out the improvement, two different types of spherical microphone array were designed. One array is composed with 32 regular instrument microphones and the other one is 85 MEMS sensors. Simulation and experiments were conducted on a sinusoidal noise source with two arrays. The time history data were analyzed with spherical harmonic decomposition and beamforming technique. 85 MEMS sensors array showed the improved side-lobe level suppression by more than 4 dB above the frequency content of 2 kHz compared to 32-sensor array.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.12
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• pp.45-52
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• 2005

A systolic array formed by interconnecting a set of identical data-processing cells in a uniform manner is a combination of an algorithm and a circuit that implements it, and is closely related conceptually to arithmetic pipeline. High-performance computation on a large array of cells has been an important feature of systolic array. To achieve even higher degree of concurrency, it is desirable to make cells of systolic array themselves systolic array as well. The structure of systolic array with its cells consisting of another systolic array is to be called super-systolic array. This paper proposes a scalable bit-level super-systolic amy which can be adopted in the VLSI design including regular interconnection and functional primitives that are typical for a systolic architecture. This architecture is focused on highly regular computational structures that avoids the need for a large number of global interconnection required in general VLSI implementation. A bit-level super-systolic FIR filter is selected as an example of bit-level super-systolic array. The derived bit-level super-systolic FIR filter has been modeled and simulated in RT level using VHDL, then synthesized using Synopsys Design Compiler based on Hynix $0.35{\mu}m$ cell library. Compared conventional word-level systolic array, the newly proposed bit-level super-systolic arrays are efficient when it comes to area and throughput.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.16 no.7 s.98
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• pp.740-745
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• 2005

This paper concerns estimating a desired signal in a multipath environment using linearly constrained array processor with master-slave type array processing and spatial smoothing method in GSM system. In computer simulation, it is shown that the spatial smoothing approach performs better than the master-slave type array processing while both methods perform better than linearly constrained array processing with respect to SINR and BER performances.

• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.455-458
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• 2004

소나 시스템의 표적 탐지 성능을 향상시키기 위해 물리적으로 제한된 길이의 어레이를 확장하는 합성 어퍼쳐 소나에 대한 연구와 실험이 이루어지고 있다. 본 논문에서는 왜곡된 어레이의 형상을 추정하여 왜곡을 보상한 후에 빔 영역에서 어레이를 합성하는 FFTSA(Fast Fourier Transform Synthetic Aperture) 기법의 성능을 분석하였다. 실험 데이터로는 한국 근해에서 견인 어레이로부터 획득한 데이터를 이용하였으며 실측된 데이터로 부어레이 간의 시-공간적인 위상 차이를 보상함으로써 어레이 길이를 확장하였다.

• The Journal of the Acoustical Society of Korea
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• v.18 no.4
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• pp.78-83
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• 1999

This paper concerns a least square method for pattern optimization of a thinned sensor array in which the squared error between a desired pattern and a synthesized one is minimized. A weighting function is applied in the function with respect to the array visual range for a symmetric and asymmetric configuration for sensor spacing. An exponential weighting function is proposed to control the sidelobes efficiently around the mainbeam and to generate a uniform sidelobe. The resulting pattern may be employed to eliminate incoming interferences distributed uniformly around the array visual range.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.136-136
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• 2010

본 연구에서는 귀금속 촉매 식각법을 이용하여 고효율의 태양전지 응용을 위한 p형 실리콘 와이어 어레이를 제조 하였다. 실리콘 와이어 어레이를 기판에서 분리하기 위해 고무 상의 고분자인 폴리디메틸실록산 (polydimethylsiloxane)을 스핀 코팅을 이용하여 실리콘 와이어 어레이 위에 증착하였다. 희석제의 함량과 스핀코팅의 회전수에 따라 폴리디메틸실록산의 박막두께를 조절하였으며, 기계적 방법으로 실리콘 와이어 어레이를 기판에서 분리할 수 있음을 보여주었다.

• The Journal of the Acoustical Society of Korea
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• v.12 no.1E
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• pp.39-47
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• 1993

2-Dimension IIR 디지털 필터를 시스토릭 어레이 구조로 실현하는 방법을 보였다. 시스토릭 어레이는 1-D IIR 디지털 필터로 부분 실현한 후 종속연결하여 구현하였다. 부분 실현한 시스토릭 어레이의 종속 연결은 신호 지연에 사용되는 요소를 감소 시킨다. 여기서 1-D 시스토릭 어레이는 local communication 접근에 의해 DG를 설계한후 SFG로의 사상을 통해 유도하였다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 높은 데이터 처리율을 갖는다. 2-Dimension IIR 디지털 필터를 시스토릭 어레이로 실현함으로써 규칙적이고, modularity, local interconnection, 높은 농기형 다중처리의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. 또한 PE셀의 승산기 설계에서는 modified Booth's 알고리즘과 Ling's 알고리즘에 기초를 두고 고도의 병렬처리를 행할수 있도록 설계하였다.

• The Journal of the Acoustical Society of Korea
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• v.12 no.4
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• pp.32-38
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• 1993

2-D FIR 필터를 시스토릭 어레이 구조로 실현하는 방법을 제시하였다. 시스토릭 어레이는 1-D FIR 필터로 부분 실현한 후 병렬연겨랗여 구현하였다. 부분 실현한 시스토릭 어레이의 마지막 입력신호를 다음 단의 입력에 직접연결시킴으로써 입력 지연에 사용되는저장요소를 절약 시킨다. 1-D 시스ㅏ토릭 어레이는 지역통신 접근에 의해 DG를 설계한 후 SFG로으ㅟ 사상을 통해 유도하였다. 유도된 SFG는 DG의 노드가 보다 적은수의 PE에 사상됨으로써 PE의 이용률을 개선할 수 잇다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 SHB은 데이터 비율(data rate)을 갖는다. 시스토릭 어레이는 규칙적이고, 모듈성이며, local interconnection, highly synchronized multiprocessing 의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. PE 셀 구조는 높은 처리율, 최소 계산시간과 최소 파이프라인 주기를 갖도록 설계하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.24-26
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• 2022

시스톨릭 어레이는 DNN training 등 인공지능 연산의 대부분을 차지하는 행렬 곱셈을 수행하기 위한 하드웨어 구조로 많이 사용되지만, sparsity 가 높은 행렬을 연산할 때 불필요한 동작으로 인해 효율성이 크게 떨어진다. 본 논문에서 제안된 유동적 시스톨릭 어레이는 matrix condensing, weight switching, 그리고 direct output path 의 방법과 구조를 통해 sparsity 가 높은 행렬 곱셈의 수행 사이클을 줄일 수 있다. 시뮬레이션을 통해 기존 시스톨릭 어레이와 유동적 시스톨릭 어레이의 성능을 비교하였으며 8×8, 16×16, 32×32 의 크기를 가진 행렬을 동일 크기의 시스톨릭 어레이로 연산하였을 때 필요 사이클 수를 최대 12 사이클 절감할 수 있는 것을 확인하였다.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.23 no.12
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• pp.96-105
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• 2009

Photovoltaic array distance will be calculated that can have maximum output through the rearrangement of photovoltaic array by comparing and analyzing the power output decrease from the shadows of photovoltaic arrays according to the consideration of incidence angle that is not suitable to the situation of our country among the causes of power output decrease by sampling photovoltaic power generation plants. When relocate simulation result photovoltaic array 1 line, when relocate about 2.8[%], photovoltaic array 3 lines when relocate about 1.2[%], photovoltaic array 2 lines, output of about 5.0[%] improved. Also, gained space gains of photovoltaic array party 1.29[m] when relocate photovoltaic array party 0.82[m], 3 lines when relocate photovoltaic array party 0.39[m], 2 lines when relocate 1 line. As gains occur on photovoltaic array clearance, time that receive effect of shade was slowed down gradually and showed result that elevation of output shows finally.