• 정보처리학회논문지C
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• 제8C권3호
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• pp.277-286
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• 2001

본 논문에서는 미국 국립표준기술연구소 차세대 표준 암호 알고리듬으로 선정한 Rijndael 암호 알고리듬과 안정성과 성능에서 인정을 받은 Twofish 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현한다. 두가지 알고리듬에 대해 키스케쥴링과 인터페이스를 하드웨어에 포함시켜 구현한다. 알고리듬의 효율적인 동작을 위해 키스케쥴링을 포함하면서도 구현된 회로의 크기가 크게 증가하지 않으며, 데이터의 암호/복호화 처리 속도가 향상됨을 알 수 있다. 주어진 128-비트 대칭키에 대하여, 구현된 Rijndael 암호 알고리듬은 11개의 클럭 만에 키스케쥴링을 완료하며, 구현된 Twofish 암호 알고리듬은 21개의 클럭 만에 키스케쥴링을 완료한다. 128-비트 입력 데이터가 주어졌을 때, Rijndael의 경우, 10개의 클럭 만에 주어진 데이터의 암호/복호화를 수행하고, Twofish는 16개의 클럭 만에 암호/복호화를 수행한다. 또한, Rijndael은 336.8Mbps의 데이터 처리속도를 보이고, Twofish는 121.2Mbps의 성능을 보임을 알 수 있다.

• 전자통신동향분석
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• 제25권5호
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• pp.137-146
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• 2010

화이트박스 암호 기술이 소프트웨어 콘텐츠 저작권 보호(불법유출방지)를 위한 핵심 툴킷으로 등장하고 있다. 암호 알고리듬이 동작하는 단말과 단말의 사용자는 믿을 수 있다는 기존의 생각에서 최근에는 암호 알고리듬이 동작하는 단말은 오픈 플랫폼이 되어감에 따라 사용자가 모르는 사이 단말웨어가 설치되어 동작할 수도 있고, 사용자가 악의적인 목적으로 암호 알고리듬을 분석하고자 할 수도 있다는 인식이 퍼져가고 있다. 따라서 암호 알고리듬이 안전하게 동작하고, 암호 키의 불법유출을 막기 위한 하나의 방안으로 화이트박스 암호 기술이 등장하였다. 이 기술은 기존의 보안 하드웨어를 이용한 기술과는 달리 소프트웨어만으로 암호 알고리듬의 중간 연산값 및 암호화 키를 보호할 수 있다는 장점 외에도 다양한 장점을 보유하고 있으며, 암호 알고리듬의 화이트박스 구현 방법에 관한 연구가 활발히 진행되고 있다. 본 고에서는 화이트박스 암호 기술의 탄생 배경 및 화이트박스 암호 기술의 개념, 그리고 이를 이용한 응용 기술에 관해 기술하고자 한다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1994년도 종합학술발표회논문집
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• pp.121-131
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• 1994

Differential Cryptanalysis(DC) 및 선형암호분석 공격방법은 DES와 같은 비밀키 암호알고리듬을 실질적으로 공격할 수 있는 효과적인 방법들이다. 본 논문에서는 DC 및 선형암호분석을 통한 DES의 취약점을 분석하고 이를 보완할 수 있는 효과적인 80비트 블록 암호알고리듬을 설계하였다. 설계된 암호알고리즘은 DES보다 일반 특성과 DC 및 선형암호분석 공격에 대한 비도를 향상시킨 것으로 분석되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (상)
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• pp.219-222
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• 2000

본 논문에서는 미국 국립표준기술연구소의 AES 개발과제 추진일정 제 2라운드에서 선정된 다섯 개의 128비트 암호 알고리듬 중에서 RC6 암호 알고리듬에 대해 ALTERA FPGA를 사용하여 하드웨어로 구현한다. RC6 암호 알고리듬을 하드웨어로 구현하는 과정에서, 키 스케줄링을 포함한 경우와 포함하지 않는 경우에 대하여 각각의 모듈에 대한 구현 방법을 기술하고, 구현된 각각의 코어가 각각 5.37MHz와 5.18MHz로 동작하며, 22개의 클럭을 사용하여 암호/복호화가 완료됨을 보여준다.

• 정보보호학회논문지
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• 제4권2호
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• pp.17-28
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• 1994

Diffic-Hellman의 공개키 암호 프로토콜이 제안된 이후 이산 대수 문제의 어려움이 프로토콜의 안전도와 깊이 연관되었다. 유한체를 이용한 암호 기법을 EIGamal 이 세웠으나, Index-Calculus 알고리듬에 의해 유한체위에서 이산 대수 문제가 subexponential 알고리듬이 되어 기법의 안전도가 약해졌다. Nonsupersingular 타원 곡선을 선택하여 유한체대신 EIGamal 암호 기법에 적용하면 안전한 암호 시스템을 설계할 수 있다. 이 논문에서는 컴퓨터 구현시 용이한 nonsupersingular 타원곡선을 선택하는 방법, 유한체위에서의 연산, 평문을 타원 곡선의 원소로 끼워넣기(imbedding) 하는 방법등 타원 곡선을 암호 시스템에 적용하기 어려운 점들에 대한 해결 방법을 소개하고, 실제로 EIGamal기법을 컴퓨터로 구현하여 그 실행 결과를 밝혔다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.196-198
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• 2003

본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 암호 표준인 Rijndael 암호 알고리듬을 하드웨어로 구현한다. 효율적인 연산을 위해 라운드를 2개의 부분 라운드로 나누고 부분라운드 간에 파이프라인을 사용하였으며, 1 라운드 연산 시 평균적으로 5 클럭이 소요된다. AES-128 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현 후 성능을 분석하였다. 구현된 AES-128 암호 알고리듬은 암호화시 최대 166 Mhz의 동작 주파수와 약 424 Mbps의 암호율을 가지고 복호화시 최대 142 Mhz의 동작 주파수와 약 363 Mbps의 복호율을 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.191-193
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• 2017

2048-bit의 키 길이를 지원하는 공개키 암호 프로세서 RSA-2048을 설계하였다. RSA 암호 연산에 사용되는 핵심 기능블록인 모듈러 곱셈기는 Word-based Montgomery Multiplication 알고리듬으로 설계하였으며, 모듈러 지수 승은 L-R binary exponentiation 알고리듬으로 설계하였다. 2048-bit의 큰 정수를 저장하기 위한 레지스터를 메모리로 대체하고, 곱셈기에 필요한 최소 레지스터만 사용하여 전체 하드웨어 자원을 최소화 하였다. Verilog HDL로 설계된 RSA-2048 프로세서를 RTL-시뮬레이션을 통해 기능을 검증하였다. 작은 소형 디바이스들 간에 인증 및 키 관리가 중요해짐에 따라 설계된 RSA-2048 암호 프로세서를 하드웨어 자원, 메모리가 제한된 응용 분야에 활용 할 수 있다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1992년도 정기총회및학술발표회
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• pp.81-98
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• 1992

본 논문에서는 TRM을 이용한 사용자의 ID를 기초로 하는 암호시스템을 구현하고 안전성 유지를 위해 반드시 필요한 TRM과 사용자사이의 쌍방인증방식을 설명하였다. 그리고 이의 개선된 방식으로서 키 생성키인 마스터키를 다중화 하여 TRM내에 국소 분배함으로써 TRM내의마스터 키를 시스템 상에서 보호하는 방안과 TRM Identity(TID)를 이용한 디지탈 서명방식을 제안하였다. 제안된 방식은 암/복호화의 속도가 빠른 관용 암호알고리듬을 사용하면서도 디지탈 서명을 비롯한 공개키 암호알고리듬이 가지고 있는 장점들을 모두 구현하고 있다.

• 정보보호학회논문지
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• 제8권1호
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• pp.53-64
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• 1998

본 논문에서는 스트림 암호와 공개 키 알고리듬을 혼합하여 초기 동기 방식의 고신뢰도 동기식 스트림 암호 시스템을 제안하였다. 스트림 동기를 위하여 열악한 채널에서도 동기를 유지할 수 있는 고신뢰도 초기 스트림 동기를 제안하고, 데이터 기밀성을 혼합형 키 수열 발생기, 시스템의 안정성재고를 zs알고리듬, 그리고 세션 키 분배를 위한 M-L 키 분배 방식을 적용하여 분석하였다.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.